4. 反射与端接技术：信号完整性的基本功
在高速互连项目里，反射问题可以说是最常碰到的“老朋友”了。我刚开始做SI仿真那会儿，有一块DDR3板子在量产前突然发现眼图塌了，找了两天才发现就是一根地址线上的反射没处理好。从那以后，我对反射的理解就深入了不少。
说白了，反射就是信号在传输路径上碰到了阻抗不连续，能量没办法全部通过，一部分就“弹”了回来。你想想看，信号在线上跑，就像水在管道里流，突然管道变细了或者变粗了，水流肯定要出问题。反射也是一样的道理。
ZL 是负载阻抗，Z0 是传输线特性阻抗。完全匹配时 Γ=0，反射为零。
4.1 反射是怎么产生的？
反射的根源，就是信号看到的阻抗突然变了。我在项目里测眼图时发现，过冲、振铃、台阶——这些波形上的“异象”，十有八九都是反射搞的鬼。
- 走线拐角或过孔：阻抗瞬间变化，信号反弹。
- 走线分支（Stub）：长Stub就是反射的“帮凶”，尤其是T型拓扑。
- 连接器和封装：这些位置的寄生参数，往往让阻抗变得不连续。
- 负载不匹配：接收端输入阻抗与走线特性阻抗不一致。
反射的危害很大。轻微的表现是过冲、下冲，严重了就是振铃，甚至导致误触发。我见过一块板子，就因为反射噪声叠加，时钟信号的边沿出现了毛刺，直接导致FPGA内部出现时序违规。
4.2 端接方式：三个“武器”任你选
解决反射最直接的思路就是端接——在信号路径上加上合适的电阻，把反射能量吸收掉。常用的主要有三种：串联、并联、AC端接。我一般在项目里根据具体情况来组合使用。
| 端接方式 | 基本原理 | 典型场景 | 我的个人经验 |
|---|---|---|---|
| 串联端接 | 在源端串一个电阻 (Rs ≈ Z0 - R驱动内阻)，从源端看到的阻抗与传输线匹配。 | 点对点、单负载、低速总线 | 简单、省电。但只适合单负载，多个负载效果打折。 |
| 并联端接 | 在接收端或远端并一个电阻到GND或电源 (R = Z0)。 | 多负载、差分信号、高频时钟 | 效果好，但直流功耗大，信号电平会被拉低。 |
| AC端接 | 并联端接中串一个电容，阻隔直流，只吸收高频反射能量。 | 需要隔离直流、或功耗敏感的场景 | 兼顾了性能和功耗，但要多颗电容，成本和面积会上升。 |
4.2.1 串联端接
我个人习惯在源端使用串联端接，尤其是对于点对点的时钟或低速控制信号。为什么？因为它简单，不加电源，省一块面积。我曾在一个FPGA项目中，对DDR地址线使用串联端接，效果非常好，波形上几乎没有过冲。
不过要注意，串联端接不适用于多接收端的拓扑。你想，信号走过电阻后还是要分到各个分支，反射问题在分支处依然存在。
4.2.2 并联端接
并联端接，说白了就是在远端放个电阻，等于把传输线的远端匹配了。它的优点是宽带宽，对多负载也能用。缺点是功耗大，直流功耗永远在那摆着。我建议在高速时钟线或者数GHz的差分信号（比如PCIE、SATA）上使用AC并联端接，或者直接通过接收端的差分终端电阻实现。
4.2.3 AC端接
我印象比较深的一个案例，是在一个DDR4项目里，VTT电源的供电能力不够，用并联端接后DDR控制器温度飙升。后来换成AC端接，功耗降了一大截，信号质量也足够。为什么？因为AC端接通过电容串起来，直流被隔开了，只有交流的反射能量才被吸收。你会问，功耗怎么算？其实交流功耗比直流小很多。
4.3 仿真验证：纸上得来终觉浅
理论说得再漂亮，不如跑一把仿真。我常用的仿真工具是HyperLynx或ADS。仿真流程很简单，但关键点是建模要准。
# 举个例子，串联端接在仿真中的设置对比
# 在SPICE或IBIS模型中
* 无端接
U1 out net_trace DUT_ibis_model
T1 net_trace 0 net_load 0 Z0=50 TD=1ns
R1 net_load 0 100k
* 串联端接：驱动端串33欧姆
U1 out net_series DUT_ibis_model
R_ser net_series net_trace 33
T1 net_trace 0 net_load 0 Z0=50 TD=1ns
R1 net_load 0 100k从仿真结果看，无端接时振铃明显，电平跳变后有多个小台阶。加上串联端接后，波形干净了很多。并联端接也是类似的，但直流偏置会被拉低。
我建议新手一定要做一下对比仿真。你可能会问，那个0.2V的过冲能不能接受？这要看接收器的噪声容限。一般数据线要求过冲不超过信号摆幅的15%。如果不确定，就用仿真说话。
4.4 避坑与经验总结
反射问题定位，我有一套自己的逻辑：先看波形形态，再算反射时间。
- 波形上有台阶？反射时间 = 2 * 走线延迟。用传输延迟算一下距离。
- 过冲严重？先看端接电阻选值对不对。
- 仿真与实测不符？注意模型精度，尤其是封装和连接器的寄生参数。
我曾经在一个DDR4项目里，仿真出来的眼图很好，板上实测就是一坨。查了两天，发现是内存颗粒封装内部的阻抗没考虑进仿真模型。后来加上去，结果就一致了。
总结几个关键点：
- 端接不是万能的，但它是最快最经济的反射抑制手段。
- 选择合适的端接方式：串联省功耗但要求单负载，并联效果好但费电，AC端接要算准电容。
- 仿真能治“想当然”：我每次改拓扑或换端接方式，必须先跑仿真再打板。这是教训换来的习惯。