2. 信号完整性基础概念：时域与频域、反射、串扰、衰减、抖动

做高速互连，绕不开这几个词：时域、频域、反射、串扰、衰减、抖动。

很多工程师一开始觉得这是理论课，跟实际没什么关系。

我以前也这么想，直到有一块板子跑到 3 Gbps 的时候，眼图闭得死死的。

回头一查，反射和串扰全没算过。从那以后，我把这些概念一个个掰开了看。

2.1 时域与频域：两副眼镜看信号

信号完整性分析，说白了就是两副眼镜换着戴。

时域看的是信号随时间怎么变——上升沿、下降沿、过冲、振铃。

频域看的是信号频率成分有多高，哪些频率是主要的。

我建议刚开始做 SI 的工程师，一定要理解“方波其实是一堆正弦波叠加出来的”。

举个例子，1 Gbps 的 PRBS 信号，它含有的频率分量可以跑到 5 GHz 甚至更高。你想想看，如果通道在 5 GHz 的插损很大，那串行链路的眼图根本打不开。

小经验： 我在项目中遇到过用 3 dB 带宽估算链路能力的坑。其实更准确的说法是：通道带宽至少要达到信号基频的 2.5 倍，才能保证基本不畸变。比如数据速率 5 Gbps，基频 2.5 GHz，通道带宽最好做到 6 GHz 以上。
维度 关注点 常用工具 我的判断口诀
时域 波形形状、过冲、振铃、眼图 示波器、TDR 看波形丑不丑，眼睛睁得大不大
频域 插损、回损、串扰 S 参数 网络分析仪、仿真 看通道损耗平不平，谐振到哪去了

2.2 反射：阻抗不连续就会弹回来

反射是怎么回事？信号从驱动端往负载走，碰到阻抗变了，一部分能量就反射回来。

简单公式：反射系数 Γ = (ZL - Z0) / (ZL + Z0)。

如果 ZL 等于 Z0，反射就是 0。但实际上不可能完全相等。

避坑指南： 我曾经在一个 PCIe Gen3 项目中，为了省成本把走线阻抗从 85 Ω 降到 80 Ω，结果回损大面积超标。后来改回 85 Ω 并用加宽走线补偿插损才解决。记住：宁愿插损大一点，也不要让反射太大。反射会带来振铃，振铃会吃掉噪声余量。

处理反射的三个基本手段：

  • 匹配终端： 源端串阻、末端并联、戴维南端接等。
  • 控制阻抗： 走线宽度、到参考层的距离、介电常数都要算准。
  • 减少拓扑分叉： 分支线属于大忌，尽量用菊花链。

2.3 串扰：不是你做的，就是别人传过来的

串扰就是一根线上的能量跑到另一根线上去了。分为近端串扰（NEXT）和远端串扰（FEXT）。

我记得有一次调试 DDR4 信号，DQ 和 DQS 之间的时序总是对不上。一测 NEXT，发现数据线和时钟线之间串扰高达 -30 dB，导致抖动量增加。最后把间距从 1.5 倍线宽拉到 3 倍，问题才解决。

降低串扰的办法：

  1. 增大间距： 一般线距 ≥ 3 倍线宽，串扰可以降到 -40 dB 以下。
  2. 加屏蔽地线： 对侧或隔离。
  3. 减少平行走线长度： 能短就短，别绕大圈。
  4. 在串扰严重的地方加隔离地孔。

2.4 衰减：信号越跑越弱

衰减包括导体损耗和介质损耗。导体损耗和频率的平方根成正比，介质损耗和频率成正比。

所以我常说：频率越高，介质损耗占大头。对于高速信号（比如 25 Gbps 以上），选板材变得非常关键。普通 FR4 的 Df 在 0.02 左右，到 10 GHz 时介质损耗已经吃掉很大一块能量，信号几乎变成一团泥。

如何估算衰减？看这个表格：

频率 FR4（Df≈0.02）衰减 低损耗板材（Df≈0.002）衰减 典型应用
1 GHz ≈ 0.5 dB/inch ≈ 0.1 dB/inch DDR、PCIe Gen2
5 GHz ≈ 1.5 dB/inch ≈ 0.3 dB/inch PCIe Gen3、SATA
10 GHz ≈ 3.5 dB/inch ≈ 0.6 dB/inch PCIe Gen4、25G NRZ
注意： 衰减不只是看值，还要看 插损平坦度。如果插损在高频段有陡峭的下降（比如因为谐振），那带来的 ISI 抖动会更麻烦。平坦的衰减比陡峭的衰减好处理。

2.5 抖动：眼睛闭起来的主要原因

抖动就是信号边沿偏离理想位置的时间偏差。它分成随机抖动（RJ）和确定性抖动（DJ）。

RJ 来自热噪声，服从高斯分布，根方差叠加。DJ 来自串扰、反射、电源噪声等，有固定来源。

说白了，RJ 你基本推不掉，只能靠协议容忍。DJ 才是你该去砍的目标。

我遇到过一个案例：某芯片的 CDR 输出过不了 jitter 测试。我们一开始以为是电源纹波，换了十颗电容没用。后来发现是返回路径上有一个 0.5 mm 的缝隙，造成的阻抗不连续导致反射抖动。补了一个地过孔，抖动降了 40%。

处理抖动的常用方法：

  • 改善电源完整性： 降低 PDN 阻抗，减少电源纹波引起的相位噪声。
  • 优化通道设计： 减少反射和串扰，就是减少 DJ 的主要来源。
  • 增加时钟抖动余量： 选用低抖动时钟源，保持干净的地平面。

2.6 一张图理清这些概念的关系

下面这张图把时/频域和四大问题串起来。我画过很多版本，这张是目前觉得最实用的。

信号完整性核心概念关系图 时域 频域 反射 → 振铃 / 过冲 阻抗不连续 → 能量反弹 串扰 → 噪声耦合 NEXT / FEXT → 眼高减小 衰减 → 幅度下降 导体+介质损耗 → ISI 抖动 抖动 → 眼宽变窄 RJ+DJ → 误码率上升 傅里叶变换 插损（S21） 决定信号幅度传递 回损（S11） 反射能量占比 近端串扰（S31） FEXT 参数 远端串扰（S41） NEXT 参数 时域问题 → 用 TDR / 示波器定位；频域参数 → 用 VNA / 仿真评估

2.7 几个核心参数速查

日常做 SI 仿真时，几个参数我常备在手边：

  1. Δf = 3.5 / (tr)：估算信号带宽，tr 是上升时间（ns），比如 tr=100 ps，带宽约 35 GHz。
  2. Vnoise = Vswing × (SR × L × C)：电源噪声对时钟抖动的影响估算。
  3. 串扰耦合系数 = (Cm / (Cm + Cg)) × 0.5：对微带走线近似。
  4. 衰减容忍度： 一般链路插损预算应 ≤ 30 dB @ 奈奎斯特频率，再高就需要均衡器帮忙。
实用建议： 我在项目评审时，会用上面这条公式快速评估：衰减是否超限？反射系数是否超过 0.1？串扰是否低于 -35 dB？如果任何一个不满足，就要仔细分析。不要等板子回来再解决。

嗯，今天这些概念算是打了个底。每个问题后面都有实际案例可以展开讲，后面章节会一个个掰扯。到时候你就明白，为什么我说“反射和串扰是高速互连的左右护法，衰减是终极杀手，抖动是最后一把锁”。

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