4. LVDS传输线理论：特性阻抗、反射、端接

各位工程师朋友，这一节我们聊聊传输线。搞过LVDS高速设计的人都知道，信号一旦上了百兆赫兹，PCB上的走线就不再是普通的导线了。它变成了一个阻抗器件。你想想看，要是没把这点搞清楚，画出来的板子大概率会出怪问题。

4.1 特性阻抗

先说特性阻抗。这玩意儿说到底，就是信号在传输线上跑的时候，感受到的瞬时阻抗。它的单位是欧姆（Ω），但跟我们平时量电阻不太一样。电阻是消耗能量的，特性阻抗更像是信号路径的“特征属性”。

经典公式是这样的：

Z0 = √(L / C)

其中L是单位长度的电感，C是单位长度的电容。说白了，传输线的电感越大，电容越小，特性阻抗就越高。反之，阻抗就低。

影响特性阻抗的因素，我列了个表，方便大家对照检查：

参数	变化方向	对Z0的影响
线宽（W）	↑ 增大	↓ 降低（电容增大）
介质厚度（H）	↑ 增大	↑ 升高（电容减小）
介电常数（εr）	↑ 增大	↓ 降低（电容增大）
铜箔厚度（T）	↑ 增大	↓ 略有降低

我记得刚做LVDS的时候，遇到过一块板子，100Ω差分阻抗实测只有85Ω左右。后来一查，是层叠结构里介质厚度压得太小了。嗯，这就是不按叠层设计走线参数的后果。

4.2 反射

反射是怎么来的？很简单，阻抗不连续。信号从一段线跑到另一段线，两段的特性阻抗不一样，就会有一部分能量反射回来。

反射系数公式：

Γ = (Zload - Z0) / (Zload + Z0)

当负载阻抗等于特性阻抗时，反射系数为零，完美匹配。如果负载开路（Zload→∞），Γ=1，信号全反射。如果短路，Γ=-1，信号反相反射。这些极端情况在面试里经常被问到。

为什么反射是个大问题？因为反射信号会叠加到原始信号上，导致波形过冲、下冲、振铃。我在项目中遇到过一块手写板，LVDS时钟眼图闭合严重，最后抓到元凶就是布线过孔处的阻抗突变。

反射不是只有坏处。有时候，我们故意用反射来做电路，比如脉冲发生器。不过，在LVDS这种高速差分信号上，反射通常是敌人。

4.3 端接技术

聊完反射，自然要聊怎么把它压下去。端接就是干这个的。常见的就三种方式：源端串接、末端并接、交流耦合端接。

先说说我个人的习惯：

• 源端串接：在驱动器的输出端串一个小电阻，作用是吸收反射回来的能量。这个电阻的阻值等于特性阻抗减去驱动器的输出阻抗。对于大多数LVDS驱动，串一个50Ω或者100Ω的电阻就够了。不过，这种走法只适合点到点拓扑。
• 末端并接：在最远的接收端，把信号对正负端对地各拉一个电阻到VCC和GND。这很常见，特别适合差分信号。具体来说，就是用一个100Ω的电阻直接跨在差分对上。简单粗暴，效果好。
• 交流耦合端接：在末端并接的基础上，串一个电容。电容可以阻断直流偏置，防止共模电压漂移。对于跨板子传输的LVDS，强烈建议用这种方案。

我整理了一个对比表，面试时对照着说，会比较清楚：

端接方式	典型阻值	优点	缺点	适用场景
源端串接	10~50Ω	功耗低，节省器件	只能用于单点对单点	板内短距离时钟线
末端并接	100Ω差分	匹配精确，波形好	直流功耗略大	板内长距离、跨背板
交流耦合端接	100Ω差分 + 0.1μF电容	隔离共模，兼容多电平	增加电容，占用面积	跨板、跨连接器

端接电阻的精度也很关键。我建议用1%精度的电阻，别省那几个钱。0.1%的更好，但一般用不到。

4.4 核心逻辑图

下面这张图把特性阻抗、反射和端接之间的关系梳理清楚了。从源头开始，信号出来之后，经过传输线，遇到阻抗突变就产生反射，然后靠端接来抑制。

4.5 避坑指南

最后分享几条我在实际项目里踩过的坑：

• 分支线太长：LVDS走线不要有T型分支，哪怕只有10mm。我吃过这个亏，一个2英寸的分支线，让整个时钟链路的抖动增加了50ps。
• 端接电阻离接收器太远：电阻放得远，反射路径变长，效果打折。电阻一定要贴接收引脚放，越近越好。
• 忽略过孔阻抗：过孔本身也是一种阻抗不连续。如果你非要用过孔换层，记得在过孔两侧各加一个地过孔，形成回流路径。
• 共模端接被忽略：很多设计只加差分端接，不加共模端接。如果共模噪声大，建议在接收端加一对50Ω电阻到GND，把共模电压钳住。