LVDS 基础：工作原理与差分信号特点
面试里最常被问的，就是“说说 LVDS 为什么能抗 EMI？”其实很多人背了答案，但一深问就露馅。我个人习惯把这部分讲透，因为后面所有 EMI 优化策略都建立在这个原理上。
什么是 LVDS？
LVDS 全称低压差分信号。说白了，就是用两根导线来传一个信号。电压摆幅才 350 mV 左右，比传统单端信号（比如 3.3V 的 CMOS）小得多。你想想看，摆幅越小，辐射能量就越低，EMI 自然好控制。
我最早接触 LVDS 是在一块高速摄像头模组上，当时单端信号已经跑到 1.2 Gbps，眼图惨不忍睹。换 LVDS 传输后，EMI 直接降了 12 dB。从那时起我就意识到，选对信号标准比后期加屏蔽罩重要得多。
核心要点： LVDS 是电流驱动、差分传输、低摆幅、低功耗的串行接口标准，广泛应用于 >100 Mbps 的高速互连。
差分信号工作原理
很多教材一上来就堆公式，我换个角度讲。
LVDS 驱动器本质上是一个恒流源（通常 3.5 mA），电流通过一对差分线，在接收端的 100 Ω 终端电阻上产生电压。这个电压就是差分电压 Vdiff = Vp - Vn，大约 ±350 mV。
- 驱动器：恒流源切换方向。电流从左往右走，Vp > Vn，代表逻辑 1；反之代表逻辑 0。
- 传输线：两条线紧贴走，等长，阻抗匹配 100 Ω。差模信号在路上几乎不产生共模电流。
- 终端电阻：在接收端跨接 100 Ω 电阻，把电流转换成电压。同时匹配线阻抗，防止反射。
- 接收器：比较器检测 Vp - Vn 的正负，恢复原始数字信号。
我习惯用一句话记： 发端控制电流方向，收端看电阻上电压极性，中间两根线一起抵抗噪声。
LVDS 与传统单端信号的对比
这个表在面试时最好能随口讲出来。
| 特性 | LVDS（差分） | 单端（如 CMOS） |
|---|---|---|
| 电压摆幅 | ±350 mV | 3.3 V / 1.8 V |
| 驱动方式 | 电流模式（3.5 mA） | 电压模式 |
| EMI 辐射 | 低（差分抵消 + 小摆幅） | 高（大幅跳变） |
| 共模噪声抑制 | 强（差分相减） | 无 |
| 功耗（1 Gbps 时） | 约 1.2 mW | 约 10–20 mW |
| 最大速率典型值 | 3.125 Gbps | 800 Mbps（极限） |
差分信号为什么能抗 EMI？
这里是从原理到面试的必考点，我分三层说清楚。
- 自身 EMI 低： 两根线上的电流方向相反、大小相等，产生的磁场在远场相互抵消。而且 350 mV 摆幅比 3.3 V 小了将近 10 倍，dV/dt 小，辐射能量自然小。
- 抗外部干扰强： 外部噪声会同时耦合到 P 线和 N 线上，形成共模分量。接收器只看差值，共模噪声被完美抑制。你想想看，一个共模噪声如果让 Vp 升了 200 mV，Vn 也升 200 mV，差值不变。这就是好合好散。
- 地弹免疫： 单端信号依赖参考地，地弹会产生误触发。LVDS 不需要参考地，差分对自己就是参考。我记得早期 FPGA 上用 LVDS，地平面被砍了几刀，信号照样跑 1.5 Gbps。
我曾经踩过的一个坑： 某次项目里为了省一根线，把差分对的 P 和 N 之间串了个 0 Ω 电阻做测试点。结果电阻的寄生电感破坏了阻抗连续，眼图塌了一大块。后来老老实实用 0.5 mm 的短跳线，也没放电阻。差分对最怕的就是中途引入不对称或阻抗突变。
一张图看懂 LVDS 传输系统
下面这张图画出 LVDS 的完整结构，面试的时候能对着它讲清楚原理就很稳了。
图中的驱动器产生 3.5 mA 恒流，经过 100 Ω 电阻产生 ±350 mV 差分电压。接收器比较两根线的电位差。注意共模电压 1.2 V 是设计自动建立的，不需要额外参考。这整套结构天生具备低 EMI 和高抗扰性。
面试常见追问
知道了原理，面试官还会问细节。我整理几个高频点：
- 为什么终端电阻必须是 100 Ω？ 因为差分对的特性阻抗多数是 100 Ω，匹配才能无反射。
- 共模电压 1.2 V 怎么来的？ 驱动器内部上拉和下拉的等效电阻分压产生，不需要外部偏压。
- 摆幅太小会不会被噪声淹没？ 不会。接收器阈值精度 ±50 mV，且差分共模抑制比通常在 60 dB 以上。
一个小技巧： 面试时被问到“LVDS 为什么摆幅只有 350 mV”，你可以从功耗和 EMI 两个角度回答：低摆幅 = 低 dV/dt = 低辐射 + 低功耗。同时补一句“350 mV 是兼顾噪声容限和速度的折中值”，就能体现出深度。
理解了这个最基础的原理，后面关于实际 layout 中的 EMI 控制、共模滤波、偏置设计等内容才能顺理成章。记住这几点，至少面试里的 LVDS 基础题不会丢分。