3. LVDS 与其它接口比较：LVDS vs CMOS, SSTL, CML
面试里，这个问题出现的频率相当高。面试官就是想看看，你面对不同速率和功耗要求时，能不能选对接口。说白了，没有万能的接口，只有最合适的方案。
我这几年折腾过不少板子，从低速的DDR3走线到高速的SerDes链路，每种接口的脾气秉性都摸过一遍。今天，我就把LVDS和它最常见的几个“对手”——CMOS、SSTL、CML——放在一起，掰扯清楚它们到底差在哪。
3.1 CMOS 接口：简单，但只适合低频
CMOS接口，最常见的单端接口。你想想看，FPGA和MCU的普通GPIO基本都是它。
- 原理：靠电源轨到地（VCC到GND）的满摆幅翻转来传输逻辑“1”和“0”。电压摆幅大，一般是3.3V或者1.8V。
- 优点：设计简单，功耗静态时几乎为零，驱动能力强。
- 缺点：噪声大、速率低。满摆幅翻转会产生巨大的瞬态电流，也就是我们常说的同步开关噪声（SSN）。我调试过一块DDR2的板子，就是因为地址线的CMOS信号同步翻转，把整个电源平面都拉出了毛刺。
避坑指南：我曾经在一个项目里，用CMOS接口直接驱动100MHz以上的时钟信号。结果信号过冲超过1V，EMI测试直接爆表。最后老老实实换成LVDS，问题立刻解决。
经验之谈：如果时钟频率超过50MHz，或者信号传输距离超过10cm，我个人习惯直接放弃CMOS方案。哪怕成本高点，也要上差分接口。
| 参数 | CMOS | LVDS |
|---|---|---|
| 信号类型 | 单端 | 差分 |
| 电压摆幅 | VCC - GND (3.3V/1.8V) | ±350mV |
| 功耗 | 动态功耗大 | 极低 |
| 抗干扰 | 差 | 极强 |
| 典型速率 | <200Mbps | >1Gbps |
3.2 SSTL 接口：DDR 内存的专用接口
SSTL（Stub Series Terminated Logic）是专为DDR系列内存设计的接口标准。它不像CMOS那样满摆幅翻，而是采用了中间电平的策略。
- 原理：参考电压Vref通常在0.5 * VDDQ。信号不是在0V和1.8V之间跳变，而是在Vref ± ΔV之间跳变。比如DDR3的SSTL15，摆幅只有1.5V的一半左右。
- 优点：相比CMOS，噪声和功耗更低。因为电压变化范围小了，瞬态电流也小了。
- 缺点：仍然是单端信号。虽然比CMOS强，但抗共模干扰能力远不如差分信号。而且，它必须搭配片内端接（ODT）来抑制反射，对PCB布局和参考电压的纯净度要求很高。
注意：SSTL接口的EMI问题常发生在地址/控制组。我在设计DDR3走线时，发现如果Vref电源纹波超过50mV，系统功耗就会增加10%。这个坑，第一次做DDR的人经常踩。
我举个例子，你想想看。DDR3和DDR4的数据线速率已经跑到2Gbps以上，这已经和很多LVDS的速率持平了。为什么DDR不用LVDS？因为成本考量和单向总线结构。LVDS驱动器需要恒流源，芯片面积大，不适合做在通用MCU上。
3.3 CML 接口：速度之王，但功耗也高
CML（Current Mode Logic）是高速SerDes、光纤通信、以太网物理层的主力。LVDS在某些场景下要和它正面竞争。
- 原理：和LVDS一样是差分信号。但输出结构不同。CML的驱动器是集电极开路的NPN管，主要通过外部上拉电阻接电源，电流在电阻上产生压降形成差分电压。
- 优点：速度极快。因为CML晶体管的导通电阻极低，时间常数小，所以上升沿极陡。典型速率可达10Gbps甚至更高。
- 缺点：功耗大。因为电流是恒定的，无论信号是“1”还是“0”，都有电流流过。我在调试CML接口的SerDes时，单个差分对的功耗就超过100mW，是LVDS的十倍以上。
核心区别：LVDS追求的是低功耗和电磁兼容的完美平衡。而CML，纯粹为了速度，牺牲了功耗和设计难度。如果你需要2Gbps以下，LVDS是黄金选择；超过5Gbps，CML几乎没有替代品。
| 参数 | CML | LVDS |
|---|---|---|
| 输出结构 | 集电极开路 | 恒流源驱动 |
| 电压摆幅 | 400-800mV | ±350mV |
| 功耗 | 高（毫安级电流） | 低（3.5mA） |
| 速率范围 | 2.5Gbps ↓ 40Gbps ↑ | 10Mbps ~ 2.5Gbps |
| 应用场景 | SerDes、背板、光纤 | LCD、Camera、时钟 |
3.4 选型总结：一张图看懂取舍
面试官有时候会直接问你：“给你一个1.5Gbps的串行化视频信号，传输距离15cm，功耗要求尽可能低，你会选什么接口？”
答案当然是LVDS。但为什么？我习惯用下面这张框架图来快速决策。
这张图，我的学生经常拿去做PPT。它清晰地展示了这几个接口的“生态位”。
- CMOS：在左下角，适合做控制、配置、低速时钟。速率超过100M，噪声就控制不住了。
- SSTL：它是单端接口里比较“能打”的，但仅限于DDR存储器接口。你想想看，为什么DDR4开始用POD12替代SSTL？就是因为SSTL的EMI和功耗问题在更高频率下变得不可接受。
- LVDS：稳稳地占据中间区域。速率1Gbps以内，功耗低、EMI可控，是视频传输、AD转换器数据接口、时钟延展的标准答案。
- CML：最右侧。如果你需要跑10Gbps的SerDes链路，除了CML，你别无选择。
关键提醒：不要尝试用LVDS去驱动CML的接收端。虽然都是差分信号，但共模电压和摆幅完全不同，需要AC耦合电容和电平转换。我就见过有人直接把LVDS输出接到CML输入上，结果信号识别不出来，白白浪费了两天时间在排查电源噪声。
个人习惯：在我负责的所有项目中，只要数据传输速率高于200Mbps，我就默认使用差分信号。而差分信号里，LVDS是我的首选，除非功耗预算极度紧张或者速率超过了2Gbps。这个习惯帮我避开了很多后期才发现的设计缺陷。
最后，总结一句话。面试官问这个问题，不是考你接口原理，而是考你工程判断力。知道自己需要什么，以及在什么条件下妥协，这才是真本事。