3、阻抗控制：PCB层叠设计、线宽线距、参考平面、阻抗计算工具

阻抗控制，说白了就是让PCB上的传输线有一个稳定的特性阻抗。我刚开始做高速板时，觉得这玩意儿是仿真工程师才操心的——直到有一次12.5Gbps的SerDes眼图完全闭合，查了两天才发现是层叠没算对。从那以后，每次画板前我都要先把阻抗算清楚。这一章咱们就把层叠、线宽、参考面、工具这几个关键点串起来。

3.1 为什么要做阻抗控制？

数字信号在高速传输时，遇到阻抗突变就会反射。反射严重了，逻辑电平跳变出错，整个系统就趴窝。最常见的两个目标：单端50Ω、差分100Ω。当然也有75Ω、90Ω等特殊要求。你想想看，如果一根走线的阻抗是45Ω，另一根是55Ω，两根线连在一起，反射系数大概0.1，信号质量还能接受；如果差到20Ω和80Ω，反射超过0.4，基本就废了。

我记得有一次帮客户调试一块10层板，DDR4的DQ信号毛刺严重。测下来发现实际阻抗只有38Ω，而他们目标50Ω。原因是层叠中参考平面距离拉大了，线宽没改。所以一开始定好层叠，后面才能省事。

3.2 层叠设计——一切的基础

层叠是阻抗控制的“地基”。不管你用微带线还是带状线，介质厚度、铜厚、介电常数都直接影响最终阻抗。我个人习惯先定层数，再定参考平面层位置，最后反推线宽。

最常见的4层板叠法：

重点：信号层与相邻参考平面之间的介质厚度（H）决定了阻抗高低。H越大，阻抗越高，线宽也得跟着变。我在项目里经常遇到设计师为了压板厚而减小H，结果50Ω线宽窄到5mil以下，工艺良率暴跌。所以层叠不是随便叠的，要同时考虑阻抗和可制造性。

3.3 线宽与线距怎么算？

微带线（表面层）和带状线（内层）的公式不一样。微带线受上方空气影响，Er实际值会低于板材标称值。带状线包裹在介质中，Er较准。我习惯用近似公式先粗算，再用工具精算。

单端50Ω微带线粗算公式（经验版）：

W ≈ 1.25 * H   （当 H = 4 mil，Er = 4.2 时）
W ≈ 5 mil

实际上还要考虑铜厚T、阻焊层等修正。差分阻抗还需要加上线距S——线距越近，耦合越强，差分阻抗越低。举个例子：100Ω差分对，H=4mil，线宽5mil，线距S通常在8~12mil之间。太近了阻抗偏小，太远了失去耦合意义。

3.4 参考平面的重要性

参考平面就是信号电流的返回路径。地平面最好，电源平面也可，但必须连续。曾经有一个项目，我在L3层走了一根DDR时钟线，参考平面是L2的电源层——结果电源层被分割成好几个区域，时钟线跨过了分割缝，眼图直接塌了。后来把参考平面改到完整地平面，问题解决。

所以规则很简单：每个信号层相邻的参考平面必须完整。如果不得已在信号层下方有分割，那就加一条跨分割的缝合地过孔。差分对也要保证两根线跨分割时对称，否则共模噪声会增大。

3.5 阻抗计算工具实战

工具方面，Polar Si9000是目前业内最常用的（没有之一）。Saturn PCB Toolkit也能算，但精度稍差。我习惯用Si9000做最终确认。

Si9000操作步骤（以微带线为例）：

1. 选择“Surface Microstrip”模型
2. 输入H1（介质厚度）、Er1（介电常数）、W1（线宽）、T1（铜厚）
3. 勾选“Coating”，输入阻焊厚度和Er（通常阻焊Er≈3.5）
4. 点击“Calculate”，查看Z0
5. 调整W1使Z0接近50Ω，反复迭代

差分对选“Edge-Coupled Surface Microstrip”，多一个S（线距）参数。下图是阻抗控制的知识体系，帮你快速理清各要素之间的关系。

3.6 避坑指南

我踩过的坑，总结成几条：

• 别信理论值——板材实际Er和标称值有差异，特别是高速材料如Megtron6，不同批次Er能差0.1～0.2。我曾经吃过这个亏，板厂反馈说阻抗偏大，改了几次才找到原因。
• 注意玻纤效应——FR4的玻纤编织会导致局部Er波动，差分对的两根线如果落在不同的玻纤窗口上，阻抗会不一致。解决方法：走线方向与玻纤成一定角度，或者用低损耗、均匀压合材料。
• 线宽公差——蚀刻后线宽通常比设计值小0.5～1mil，特别是细线（≤4mil）更明显。我一般留0.5mil的余量，让工厂去调整。
• 过孔影响——过孔残桩、孔径变化都会破坏局部阻抗。如果信号过孔穿过多个参考平面，记得加反焊盘并计算过渡段阻抗。

嗯，这一章的内容基本就是这些了。层叠、线宽、参考面、工具——四者环环相扣，缺一个都可能让信号质量崩盘。做高速PCB，不要觉得阻抗控制是工艺的事，设计师不懂这个，后面仿真和调试都会很痛苦。把这些基础打牢，后面的章节才能顺利推进。