3. 高速ADC核心架构与选型

量子测控系统对高速ADC的需求与通信、雷达、仪器仪表等领域有显著差异。量子比特读取信号通常表现为：载波频率在4～8 GHz（经混频后落到中频或基带）、脉冲包络宽度在几十纳秒到几微秒、单次读取需要分辨的幅度差异可能只有微伏量级，同时还要在数百纳秒内完成数字化以便实时反馈。这些约束同时指向三个指标：采样率、分辨率、延迟，而不同ADC架构在这三者之间存在根本性的折中。理解Flash、Pipeline、SAR、Sigma-Delta四种主流架构的内部机理，是做出合理选型的前提。

四种架构的工作机理与关键特征

Flash（全并行）ADC把参考电压用2^N−1个电阻分压成阶梯，每个节点接一个比较器，输入同时与所有阈值比较，再经编码器输出二进制码。它的优点是单周期完成转换，延迟极低（典型1～2个时钟周期），采样率可达数GS/s。代价是分辨率每提高1位，比较器数量翻倍：8位需255个比较器，10位需1023个。因此Flash通常停留在6～8位，功耗和面积随位数指数增长，且比较器失调会直接造成码元错误。在量子测控中，Flash适合做极低延迟的触发判决或快速包络检测，但分辨率不足以直接分辨量子态。 Pipeline（流水线）ADC把转换拆成多级，每级用一个小Flash（通常1.5～3位）完成粗量化，残差放大后交给下一级，各级结果在数字端按权重对齐相加。级间流水使吞吐率高而单级精度要求低，因此能在10～14位分辨率下做到数百MS/s到数GS/s。代价是流水线延迟：L级结构通常有L个时钟周期的固定延迟，且需要数字校准来修正级间增益误差和失调。对量子测控而言，Pipeline是"高采样率+中等分辨率"的主力，适合中频采样和需要连续采集的读取链路。 SAR（逐次逼近）ADC用DAC、比较器和逐次逼近寄存器构成一个二分搜索闭环：从最高位开始，每位试置1，经DAC回送与输入比较，决定该位保留还是清零，N位需要N个时钟周期。它的核心优势是功耗随采样率线性下降，且在中等采样率下能效极高，分辨率可做到12～18位。代价是转换时间与位数成正比，采样率通常限制在几十MS/s以内（时间交织可提高，但会引入失配）。SAR适合量子测控中慢速但高精度的监测通道，如偏置电压、磁通电流的数字化监控。 Sigma-Delta（Σ-Δ）ADC采用过采样加噪声整形：调制器把量化噪声推向高频，再用数字滤波器滤除带外噪声，从而用时间换精度。一阶调制器每倍频程过采样可获约9 dB信噪比改善，二阶约15 dB。它能以较低采样率实现24位以上分辨率，但群延迟大（数字滤波器阶数决定，可达数十到数百个采样周期），且输出速率远低于调制器时钟。Σ-Δ适合对延迟不敏感、对精度要求极高的参数标定和慢变量采集，不适合实时反馈路径。

量子测控场景下的选型依据

选型不能只看单一指标，而要回到信号链的具体位置。量子测控的ADC通常分布在三条路径上，各自的需求截然不同。

第一条是实时反馈路径。例如基于测量反馈的量子纠错，需要在读取脉冲结束后约100～300 ns内完成态判别并施加纠正脉冲。此时延迟是硬约束，Pipeline的固定流水线延迟（例如12级、250 MS/s下约48 ns）加上数字处理时间仍在预算内，是常见选择；Flash可用于更前端的快速阈值触发。分辨率方面，量子态区分度通常要求有效位数在8～10位以上，Pipeline的12位设计留有裕量。若用Σ-Δ，其群延迟可能达到微秒级，直接破坏反馈闭环，因此不适合。 第二条是中频采样与连续读取路径。超导量子比特读取常用约6～7 GHz的读取谐振腔，经混频后中频落在几十到几百MHz。根据带通采样定理，若中频为f_IF、带宽为B，采样率只需满足fs ≥ 2B且不产生混叠，而不必高于2f_IF。例如f_IF=200 MHz、B=50 MHz，选fs=250 MS/s即可，此时Pipeline在250 MS/s、12位下能提供约70 dB的动态范围，足以分辨读取信号中约1%的态相关幅度差。这一路径对延迟容忍度较高（微秒级可接受），但对采样率和分辨率同时有要求，Pipeline仍是主力。 第三条是慢变量监控与标定路径。包括偏置电压、磁通偏置电流、温度传感器、DAC输出回读等。这些信号带宽低（kHz级）、变化慢，但精度要求高，往往需要16位以上才能分辨微小漂移。SAR在1 MS/s、16位下功耗仅几毫瓦，且无流水线延迟，非常适合多通道轮询监控；Σ-Δ在需要24位、极低噪声的标定场景（如表征DAC的积分非线性）中不可替代，但必须接受其毫秒级建立时间。

选型决策表与工程注意事项

把上述判断整理成可操作的决策表，便于在具体项目中快速定位。表中参数为典型量级，实际选型需以器件手册为准。

最后需要强调，架构选择不是一次性的，而是随系统演进而调整。早期量子测控系统可能用一台高精度Σ-Δ完成所有慢速标定，用Pipeline完成读取；当比特数增加、需要多通道同步时，SAR阵列在功耗和面积上的优势会凸显；当纠错码要求更紧的反馈延迟时，可能需要在Pipeline前端增加Flash判决级，或采用时间交织Pipeline来进一步提高采样率。理解每种架构的物理约束，才能在指标冲突时做出有依据的取舍。