2. 量子测控对数据转换器的特殊需求
量子测控系统与常规通信、雷达或仪器采集系统最大的不同，在于它面对的是极其微弱的量子信号，同时又要对量子比特施加高度确定性的控制脉冲。数据转换器（ADC/DAC）位于经典电子学与量子处理器之间的边界上，其指标直接决定量子门保真度、读取保真度和多比特并行操作的可行性。本节围绕低噪声、高线性度、高采样率、多通道同步和低温环境适应性五个关键指标，分析它们各自的物理来源、相互制约关系以及在选型与设计中的判断依据。
一、低噪声：决定读取保真度的第一道门槛
量子比特读取通常依赖色散读出：读取谐振腔的相位或幅度随量子态发生微小变化，该变化经量子限幅放大器、HEMT或参量放大器放大后送入ADC。以典型超导量子比特为例，单个读取脉冲的稳态信号功率可能只有 −120 dBm 量级，经过约 40～60 dB 增益链后到达ADC时仍可能只有几十毫伏甚至更低。此时ADC的输入参考噪声必须显著低于信号本身的等效噪声，否则信噪比（SNR）不足会直接表现为读取保真度下降。
评估ADC噪声时不能只看信噪比（SNR），还要关注噪声谱密度（NSD）和有效位数（ENOB）。对于中频采样架构，ADC的量化噪声、热噪声和时钟抖动共同决定总噪声底。一个实用的判断方法是：若读取信号在ADC满量程的 −20 dBFS 附近，而ADC的ENOB为10 bit，则理论SNR约62 dB，扣除前端增益链噪声后实际可用SNR可能只剩40 dB左右，对应读取保真度约99.9%量级。若ENOB降到8 bit，SNR损失约12 dB，保真度可能跌到99%以下，对多比特系统而言是不可接受的。
DAC侧的噪声同样关键。控制脉冲的幅度噪声会直接转化为旋转角误差，相位噪声则导致量子门相位偏差。对于单量子比特门，若要求保真度优于99.9%，则脉冲幅度相对误差需控制在约0.1%以内，这要求DAC的有效位数至少达到12 bit以上，并且输出噪声谱密度在脉冲带宽内保持平坦。
二、高线性度：多比特并行与脉冲整形的基石
线性度包括积分非线性（INL）、微分非线性（DNL）以及无杂散动态范围（SFDR）。在量子测控中，线性度差会带来两类问题：一是多音信号同时输出时产生交调失真，导致不同量子比特的控制通道之间发生串扰；二是脉冲包络整形时出现谐波和杂散，使实际施加的旋转操作偏离设计值。
以频分复用读取为例，多个读取谐振腔的信号同时进入同一个ADC，若ADC的SFDR只有60 dBc，则强通道的三阶交调产物可能落在弱通道的读取频点上，造成误判。因此，量子测控ADC通常要求SFDR优于75～80 dBc，DAC则要求SFDR优于70 dBc。对于DAC，INL直接影响脉冲幅度的绝对精度，若INL为±2 LSB、满量程为1 V，则幅度误差约±0.5 mV，对应相对误差0.05%，基本满足单比特门要求；若INL恶化到±8 LSB，误差将超过0.2%，门保真度明显下降。
三、高采样率：中频采样与脉冲时间分辨率
高采样率的作用体现在两个方面：一是支持中频采样，使读取信号可以在较高的中频（如50～200 MHz）被直接数字化，避免低频1/f噪声和直流漂移；二是提高脉冲时间分辨率，使DAC能够以更细的时间步进合成控制波形。对于典型的超导量子比特，控制脉冲宽度约10～50 ns，若要求时间量化误差小于1%，则DAC更新率至少需要1 GSPS以上；若采用4 GSPS更新率，时间步进为250 ps，对20 ns脉冲可提供80个采样点，足以进行高斯或DRAG脉冲整形。
ADC方面，读取脉冲通常持续数百纳秒到数微秒，但为了在频分复用中分离多个通道，需要足够的瞬时带宽。若中频为100 MHz、信号带宽为20 MHz，则根据带通采样定理，采样率至少为240 MSPS；实际工程中常取500 MSPS～1 GSPS，以留出滤波和抽取余量。
四、多通道同步：相位一致性与确定性延迟
多比特量子处理器需要几十甚至上百个控制通道同时工作，通道间的同步精度直接影响两比特门和并行操作的保真度。同步要求包括：采样时钟同源、触发延迟确定、通道间偏斜（skew）可控。对于两比特门，若两个通道的脉冲到达时间偏差为100 ps，在5 GHz驱动频率下对应相位偏差约0.18°，对门保真度影响较小；但若偏斜达到1 ns，相位偏差约1.8°，可能导致门保真度下降一个数量级。
因此，量子测控DAC/ADC通常采用JESD204B/C等多通道同步接口，并配合确定性延迟（deterministic latency）机制。系统设计时需要校准各通道的延迟，使触发信号到模拟输出的总延迟一致，并在每次上电后保持稳定。
五、低温环境适应性：功耗与热负载的硬约束
量子处理器工作在稀释制冷机的毫开尔文温区，而ADC/DAC通常位于4 K或更高温区。低温环境对数据转换器提出两个硬约束：一是功耗必须极低，因为每毫瓦功耗都会增加制冷机热负载；二是器件在低温下的参数漂移必须可控。CMOS器件在4 K下通常会出现阈值电压漂移和载流子冻析效应，导致增益、带宽和噪声性能变化。
工程上，若将ADC/DAC放在4 K级，单通道功耗通常需控制在10～50 mW以内；若放在室温电子学机架，则功耗约束放宽，但长电缆会引入噪声和延迟。当前主流方案是采用低温低功耗ADC/DAC芯片或在中温级（如1 K）进行部分数字化，再通过光纤或低损耗电缆与室温设备互联。
六、指标之间的相互制约与选型判断
上述五项指标并非彼此独立，而是存在明显的折衷关系。提高采样率通常会增加功耗，而低温环境又要求低功耗；提高线性度往往需要更大的器件面积和更高的偏置电流，同样与低功耗冲突；多通道同步要求时钟树和接口逻辑复杂化，也会增加功耗和噪声耦合风险。因此，量子测控数据转换器的选型本质上是在给定制冷预算和保真度目标下寻找可行域。
一个实用的判断顺序是：先根据读取保真度目标确定ADC的ENOB和SFDR下限，再根据控制脉冲时间分辨率确定DAC更新率，然后根据通道数量确定同步方案和总功耗，最后校核低温环境下的参数漂移是否在可校准范围内。若某一项指标无法满足，应优先回到系统架构层面调整，例如将部分数字化功能从4 K移到更高温区，或采用频分复用减少ADC通道数，而不是单纯追求单芯片指标的极限。
综合来看，量子测控对数据转换器的需求可以概括为：在极低功耗约束下，同时实现低噪声、高线性度、高采样率和多通道确定性同步。这四项要求中任何一项的放松都会直接反映到量子门保真度和读取保真度上，而低温环境则把功耗和热负载变成了不可逾越的硬边界。理解这些指标之间的耦合关系，是后续进行ADC/DAC选型、时钟规划和同步校准的基础。