4、LVDS接收器（Receiver）电路原理：差分输入级、迟滞比较器、共模抑制电路
LVDS接收器位于高速链路末端，负责将差分信号恢复为单端CMOS逻辑电平。在T22ULP工艺下，接收器需同时满足低功耗、高共模抑制比（CMRR）和窄脉宽保持能力。本节从三级核心电路展开：差分输入级、迟滞比较器与共模抑制电路。
4.1 差分输入级
差分输入级是接收器的第一级，直接与外部100Ω终端电阻并联的LVDS差分对相连。其核心任务是将约350mV的差分摆幅（典型值）转换为内部电流信号，同时抑制共模噪声。
- 结构选择：采用NMOS差分对（M1/M2）配合PMOS电流源负载，获得高增益与宽共模输入范围（0.2V～2.2V）。
- 尾电流源：由偏置电路提供约1.5mA～2.0mA的恒定电流，确保差分对跨导稳定。
- 输入保护：在栅极串联200Ω电阻并嵌位二极管至VDD/GND，防止ESD脉冲损坏薄栅氧。
| 参数 | 典型值 | 工艺角影响 |
|---|---|---|
| 差分输入摆幅 | ±350 mV | TT：350 mV；SS：310 mV；FF：390 mV |
| 共模输入范围 | 0.2 V ~ 2.2 V | 受Vth与Vdsat漂移影响 |
| 输入级增益 | 12 dB ~ 18 dB | FF角增益最高，SS角最低 |
| -3dB带宽 | ≥ 1.2 GHz | 需保证数据速率≥800 Mbps |
版图提示：差分对M1/M2必须采用共质心（Common-Centroid）布局，并在周围添加虚拟器件（Dummy），以消除工艺梯度引起的输入失调电压。尾电流源管应靠近差分对，减少源极寄生电阻。
4.2 迟滞比较器
差分输入级输出的单端信号仍含有噪声与残余共模分量，需经迟滞比较器进行判决整形。迟滞特性可防止信号在阈值附近来回跳变，提升接收器抗噪能力。
- 内部正反馈：采用交叉耦合NMOS对（M5/M6）实现迟滞窗口，窗口宽度由反馈管尺寸比（W/L）控制。
- 迟滞电压：典型设计值为30mV～60mV，兼顾噪声容限与灵敏度。
- 输出级：后接反相器链（通常3级）将比较器输出整形为满摆幅CMOS电平。
设计要点：迟滞窗口过小（<20mV）会导致误触发；窗口过大（>80mV）会降低接收器灵敏度，增加抖动。T22ULP工艺下建议通过蒙特卡洛仿真验证迟滞电压的3σ分布。
下表列出迟滞比较器关键尺寸与性能关系：
| 参数 | 小窗口（20mV） | 中等窗口（40mV） | 大窗口（60mV） |
|---|---|---|---|
| 反馈管W/L (μm/μm) | 0.5/0.28 | 1.0/0.28 | 1.5/0.28 |
| 传输延迟 | 350 ps | 380 ps | 420 ps |
| 噪声容限 | 较低 | 适中 | 较高 |
4.3 共模抑制电路
LVDS接收器需在宽共模范围（0.2V～2.2V）内保持增益与阈值稳定。共模抑制电路通过负反馈将差分输入级的共模输出点钳位至参考电压VCM_REF（通常为1.2V）。
- 共模检测：利用两个等值电阻（各10kΩ）从差分输出端提取共模电平VCM_OUT。
- 误差放大器：将VCM_OUT与VCM_REF比较，输出控制电压调节尾电流源偏置，形成闭环。
- 环路稳定性：在误差放大器输出端添加米勒补偿电容（约0.5pF），确保相位裕度≥60°。
版图注意事项：共模检测电阻必须匹配良好，建议使用同质电阻（Poly Resistor）并排布局，周围加Guard Ring隔离衬底噪声。误差放大器应远离数字开关区域，避免电源弹跳耦合。
4.4 接收器整体架构
下图展示LVDS接收器三级级联结构：差分输入级 → 迟滞比较器 → 输出整形级，以及共模抑制环路的反馈路径。
4.5 关键性能总结
| 性能指标 | 目标值 | 测试条件 |
|---|---|---|
| 数据速率 | 800 Mbps | PRBS7，BER < 1e-12 |
| 共模抑制比（CMRR） | ≥ 50 dB | DC～100 MHz |
| 输入灵敏度 | ≤ 50 mV | 差分峰峰值 |
| 功耗 | ≤ 3.5 mW | 1.8V电源，800 Mbps |
| 传输延迟 | ≤ 1.2 ns | 包括输入级+比较器+输出级 |
协同设计建议：接收器版图应遵循“信号流向从左到右”的布局原则，差分输入级与共模检测电阻放置在同一隔离岛（Deep N-Well）内，迟滞比较器与输出级可共用标准单元区域。电源走线宽度≥5μm，每级之间添加去耦电容（0.1pF～0.5pF）抑制电源噪声。