2. LVDS标准与IP概述
2.1 LVDS电气标准（TIA/EIA-644）
LVDS（Low-Voltage Differential Signaling，低压差分信号）是一种面向高速数据传输的电气层接口标准，由TIA/EIA-644（ANSI/TIA/EIA-644-A）规范定义。其核心优势在于通过差分传输实现低功耗、低噪声和高共模抑制能力，特别适合片间和板级高速串行通信。
| 参数 | 规范值 | 说明 |
|---|---|---|
| 差分输出电压摆幅 | 250 mV ~ 450 mV（典型350 mV） | 低摆幅降低功耗与EMI |
| 共模电压范围 | 1.125 V ~ 1.375 V（典型1.2 V） | 以1.2 V为中心，适应不同电源域 |
| 输出阻抗 | 100 Ω（差分） | 匹配传输线特性阻抗 |
| 输入阈值 | |VID| > 100 mV | 接收器差分输入灵敏度 |
| 最大数据速率 | 655 Mbps（标准）/ > 1 Gbps（扩展） | 实际速率受通道损耗与工艺限制 |
| 传输介质 | 双绞线、PCB差分对、柔性电缆 | 100 Ω差分阻抗控制 |
设计要点：在T22ULP工艺下，LVDS驱动器的输出共模电压需精确控制在1.2 V ± 5%范围内，否则会导致接收器共模抑制能力下降。版图布局中，差分对必须保持完全对称，P/N走线长度差应控制在5 ps以内（约0.3 mm @ FR4）。
2.2 LVDS IP功能框图
一个完整的LVDS IP核通常包含发送器（Driver）、接收器（Receiver）、偏置与基准电路（Bias & Reference）、ESD保护结构以及数字控制逻辑。下图展示了LVDS IP的内部功能划分与信号流向。
关键模块说明：
- 发送器（Driver）：采用电流模式驱动，典型尾电流源为3.5 mA，通过100 Ω终端电阻产生350 mV差分摆幅。在T22ULP工艺中，需注意输出级晶体管的沟道长度调制效应，建议使用共源共栅结构提升输出阻抗。
- 接收器（Receiver）：基于高速差分比较器，输入共模范围需覆盖1.0 V ~ 1.5 V。版图设计中，输入对管必须严格匹配，失配电压应控制在5 mV以内。
- 偏置与基准：提供精确的1.2 V共模电压和稳定的尾电流偏置。带隙基准的温度系数需低于50 ppm/°C，以保证全温度范围内电气参数稳定。
- ESD保护：采用二极管串+电源钳位结构，满足HBM 2 kV / CDM 500 V等级。ESD器件布局需靠近PAD，且与核心电路保持适当隔离。
2.3 典型应用场景（高速串行通信）
LVDS IP在T22ULP工艺平台下主要面向以下三类高速串行通信场景，每种场景对IO电路和版图布局有不同约束。
| 应用场景 | 数据速率 | 通道数 | 版图布局关键约束 |
|---|---|---|---|
| 芯片间（Chip-to-Chip） | 200 Mbps ~ 1 Gbps | 1 ~ 8 lane | 差分对等长、P/N对称、电源去耦 |
| 显示屏接口（Display Interface） | 400 Mbps ~ 1.5 Gbps | 4 ~ 16 lane | lane间skew控制、时钟与数据对齐 |
| 传感器数据聚合（Sensor Aggregation） | 100 Mbps ~ 600 Mbps | 1 ~ 4 lane | 低抖动、抗干扰隔离、多电源域 |
下图以芯片间通信为例，展示LVDS IP在典型系统中的连接拓扑。
版图布局警告：在T22ULP工艺中，LVDS差分对走线必须远离数字开关噪声区域（如PLL、高频时钟树）。建议在差分对两侧添加地线屏蔽（GND guard ring），间距至少为线宽的3倍。多lane应用时，lane间需保持50 μm以上隔离间距，避免串扰导致眼图闭合。
2.4 LVDS IP设计中的关键指标
在T22ULP工艺下，LVDS IP设计需重点监控以下电气指标，这些指标直接影响IO电路与版图布局的协同策略。
- 差分输出电压（VOD）：250 mV ~ 450 mV，典型350 mV。版图需确保输出级电流源匹配，失配应小于2%。
- 输出共模电压（VOCM）：1.125 V ~ 1.375 V，典型1.2 V。共模反馈环路的稳定性需在版图中通过去耦电容保证。
- 上升/下降时间（tr/tf）：典型值0.3 ns ~ 0.5 ns（20%~80%）。过快的边沿会增加EMI，过慢则限制数据速率。
- 抖动（Jitter）：总抖动（Tj）应小于0.2 UI（单位间隔）。版图电源噪声是抖动的主要来源，需使用独立的模拟电源域。
- 功耗：每lane典型功耗约5 mW @ 1 Gbps（含终端电阻功耗）。低功耗模式下可关闭偏置电路。
协同设计建议：在T22ULP LVDS IP设计初期，IO电路设计团队应与版图团队共同制定布局约束文件，明确差分对走线规则、电源域划分、ESD器件位置以及关键信号屏蔽要求。建议使用Calibre PERC或类似工具进行电气规则检查（ERC），确保版图寄生参数不导致电气指标超标。