2. Agilex FPGA 架构概览
Agilex 7 FPGA 系列是 Intel 基于 10 nm SuperFin 工艺打造的高性能异构计算平台，其架构在传统 FPGA 逻辑阵列基础上，深度融合了硬核处理器系统、高速串行收发器、以及面向高带宽存储器接口的硬核内存控制器（HMC）。对于 DDR4 眼图测试而言，理解 HMC、PHY 层与 IO 单元的物理实现是正确部署嵌入式逻辑分析仪（ELA）探针的前提。
2.1 Agilex 7 FPGA 系列介绍
Agilex 7 系列按逻辑密度与功能分为三个子系列，下表列出了与 DDR4 接口设计最相关的关键差异：
| 子系列 | 逻辑单元 (LE) 范围 | 最大 HMC 通道数 | 最大 DDR4 速率 (MT/s) | 适用场景 |
|---|---|---|---|---|
| F-Series | 200K – 1.2M | 4 | 3200 | 通用逻辑与中等带宽存储 |
| I-Series | 200K – 1.2M | 4 | 3200 | 带 AI Tensor 块的边缘推理 |
| M-Series | 1.0M – 2.7M | 8 | 3200 | 高密度计算与多通道存储 |
眼图测试提示： M-Series 的 8 通道 HMC 允许同时捕获多个 DDR4 通道的读写眼图，但 ELA 探针资源（如嵌入式逻辑分析仪 IP 核数量）需按通道独立分配，建议在工程早期规划探针复用策略。
2.2 硬核内存控制器（HMC）特性
Agilex 7 的 HMC 是一个完全硬化的 DDR4/DDR5 控制器，不占用 FPGA 逻辑资源。其核心特性直接影响眼图测试的参考时钟与数据采样窗口：
- 独立调度引擎： 支持 Bank 管理、读写重排序、自动刷新，减少软件干预。
- ECC 与 CRC 校验： 片上 ECC（单比特纠错）和 CRC（循环冗余校验）可实时报告链路错误，为眼图测试提供误码率（BER）参考。
- 可编程时序参数： tRCD、tCL、tWR 等参数可通过寄存器配置，允许在测试中模拟不同的时序裕量。
- DFE（决策反馈均衡）支持： 在 3200 MT/s 速率下，HMC 内部集成 1 阶 DFE，补偿高频损耗。
关键参数： HMC 的参考时钟频率为 100–200 MHz（差分），经内部 PLL 倍频至 DDR4 工作频率。眼图测试时，ELA 的采样时钟必须与 HMC 的 PHY 层时钟同源，否则会产生固定相位偏移。
2.3 PHY 层与 IO 单元
PHY 层位于 HMC 与 FPGA 外部 DDR4 颗粒之间，负责物理信号的发送与接收。Agilex 7 的 PHY 层采用 硬核 PHY + 可配置 IO 单元 的混合架构，下图展示了其内部数据路径：
2.4 IO 单元关键特性
每个 DDR4 IO 单元包含以下可配置模块，这些模块的设置会直接影响眼图测试结果：
- 片内端接（ODT）： 支持 40Ω、60Ω、120Ω 等阻值，用于匹配传输线阻抗。眼图测试中，ODT 设置不当会导致信号反射，表现为眼图闭合。
- 输出驱动强度： 可编程为 34Ω、40Ω、48Ω 等，影响信号摆幅与上升时间。
- VREF 参考电压： 由内部 DAC 生成，范围 0.5×VDDQ 至 0.8×VDDQ，步进 0.5%。VREF 偏移是眼图垂直张开度的主要限制因素。
- DQS 门控逻辑： 在读操作中，DQS 门控窗口的起始与结束位置可调，用于补偿 PCB 走线延迟。
测试陷阱： 在嵌入式逻辑分析仪捕获 DDR4 读数据时，如果 DQS 门控窗口设置过窄，ELA 可能只捕获到部分数据眼图，导致误判眼图宽度。建议在测试前通过 HMC 的寄存器回读功能确认门控窗口位置。
2.5 时钟架构与眼图测试的关联
Agilex 7 的 DDR4 时钟架构采用 PLL + 延迟锁定环（DLL） 双环结构：
眼图测试时，ELA 的采样时钟必须从 PHY 时钟域引出，且采样相位可通过 DLL 的 相位插值器 以 1/32 周期步进调整。这一机制允许 ELA 在单个比特周期内扫描多个相位点，从而重建眼图轮廓。
实践要点： 在 Quartus Prime 中例化 ELA IP 核时，选择 “Use PHY clock for sampling” 选项，并设置初始相位偏移为 0。测试过程中通过 Avalon-MM 接口动态调整相位值，记录每个相位下的误码率，即可生成眼图。