1. DDR4 与眼图基础
1.1 DDR4 SDRAM 基本工作原理
DDR4（Double Data Rate 4）SDRAM 是第四代同步动态随机存取存储器，采用 双倍数据速率 传输架构——在时钟的上升沿和下降沿各传输一次数据，从而在不提升时钟频率的情况下将数据吞吐量翻倍。DDR4 相比 DDR3 在电压、速率、Bank 结构和功耗管理上均有显著改进。
| 参数 | DDR3 | DDR4 | 说明 |
|---|---|---|---|
| 工作电压 (VDD) | 1.5 V | 1.2 V | 降低功耗约 20% |
| 数据速率 (MT/s) | 800 ~ 2133 | 1600 ~ 3200 | 最高可达 3200 MT/s |
| Bank 数量 | 8 | 16 | Bank Group 架构提升并行度 |
| 突发长度 (BL) | 8 | 8 (可编程) | 支持 BL8 或 BC4 |
| 片内终结 (ODT) | 支持 | 动态 ODT | 写操作时动态调整终端阻抗 |
| 数据总线翻转 (DBI) | 无 | 可选 | 降低数据总线功耗 |
DDR4 的核心操作流程包括：激活（ACTIVATE）→ 读/写（READ/WRITE）→ 预充电（PRECHARGE）→ 刷新（REFRESH）。在 Agilex FPGA 中，DDR4 接口通过硬核内存控制器（Hard Memory Controller）和 PHY 层实现，支持 Write Leveling、Read DQS Gate Training 等校准流程，以保证高速信号下的时序收敛。
关键概念： DDR4 的 DQ（数据线）与 DQS（数据选通信号）采用源同步时钟架构。DQS 在写操作时由控制器发送，读操作时由 DRAM 发送，接收端利用 DQS 的边沿对 DQ 进行采样。眼图测试的核心就是评估 DQ 与 DQS 之间的时序裕量和电压裕量。
1.2 信号完整性概念
信号完整性（Signal Integrity, SI）是指在互连路径上保持信号波形质量的能力。在 DDR4 高速设计中，SI 问题直接导致眼图闭合、误码率上升。主要 SI 效应包括：
- 反射（Reflection）： 阻抗不连续导致信号能量部分回弹，产生过冲/下冲和振铃。
- 串扰（Crosstalk）： 相邻信号线之间的电磁耦合，引入噪声和时序偏移。
- 同步开关噪声（SSN）： 多个输出同时切换时，在电源/地回路产生瞬态压降。
- 损耗（Loss）： 趋肤效应和介质损耗导致高频分量衰减，边沿变缓。
- 时序抖动（Jitter）： 时钟或数据的边沿位置偏离理想时刻，分为随机抖动（RJ）和确定性抖动（DJ）。
工程提示： 在 Agilex DDR4 设计中，建议使用 IBIS-AMI 模型进行预布局仿真，重点关注 Vref 噪声容限和 DQ-DQS 的建立/保持时间。眼图测试是验证 SI 仿真结果最直接的手段。
1.3 眼图定义与测量参数
眼图（Eye Diagram）是将数字信号的所有可能跳变沿和电平状态在单位间隔（UI）内叠加显示形成的图形。它直观反映了信号的幅度噪声、时序抖动和码间干扰（ISI）程度。
眼图的主要测量参数如下表所示：
| 参数 | 符号 | 定义 | DDR4 典型要求 |
|---|---|---|---|
| 眼高 | Eye Height | 眼图垂直开口的电压幅度 | ≥ 200 mV (Vref ± 100 mV) |
| 眼宽 | Eye Width | 眼图水平开口的时间宽度 | ≥ 0.4 UI |
| 抖动 | Jitter (p-p) | 所有边沿偏离理想位置的最大峰峰值 | ≤ 0.2 UI |
| 占空比失真 | DCD | 高电平与低电平脉冲宽度的差异 | ≤ 5% |
| 过冲 | Overshoot | 信号超过稳态高电平的最大幅度 | ≤ VDDQ + 0.3 V |
| 下冲 | Undershoot | 信号低于稳态低电平的最大幅度 | ≥ -0.3 V |
| 信噪比 | SNR | 眼图中心处信号幅度与噪声幅度之比 | ≥ 6:1 |
在嵌入式逻辑分析仪（如 Intel FPGA Embedded Logic Analyzer）中，眼图测试通常通过 硬件 oversampling 或 时序扫描 方式实现：在固定电压阈值下，逐步调整采样相位，统计每个相位点的采样结果，从而重构眼图轮廓。
注意： 嵌入式逻辑分析仪的眼图分辨率受限于 FPGA 内部采样时钟的相位精度（通常为 1/8 UI 或 1/16 UI）。对于 DDR4-3200（UI = 312.5 ps），1/16 UI 约 19.5 ps，足以捕获主要的时序违规。若需要更高精度，应配合外部示波器进行验证。
1.4 眼图测试在 Agilex 平台中的意义
在 Agilex FPGA 上运行 DDR4 眼图测试，核心目标包括：
- 验证 PCB 布局质量： 通过眼图开口大小判断走线阻抗、等长匹配和参考层完整性。
- 优化训练参数： 调整 Write Leveling、Read DQS Gate 和 Vref 训练值，使眼图中心对齐采样点。
- 评估温度/电压裕量： 在不同 PVT（工艺-电压-温度）条件下测量眼图退化程度。
- 定位故障通道： 对比各 DQ 通道的眼图参数，快速定位信号质量最差的通道。
实践要点： 使用嵌入式逻辑分析仪进行眼图测试时，建议同时捕获 DQ 和 DQS 信号，并设置触发条件为“读写指令”或“特定数据模式”，以确保眼图反映的是实际工作状态下的信号质量，而非空闲状态下的噪声。