01
RTL设计基础回顾
组合逻辑与时序逻辑的本质区别、同步设计原则、代码风格对综合的影响。
组合逻辑同步设计代码风格
02
亚稳态问题
亚稳态的产生机理、MTBF计算、同步器设计（单级/双级/三级）、跨时钟域同步策略。
亚稳态MTBF同步器
03
时钟域划分与跨时钟域设计
CDC分类（单bit/多bit/控制信号）、握手协议、异步FIFO深度计算。
CDC握手异步FIFO
04
复位设计
同步复位 vs 异步复位、复位同步器、异步复位同步释放、复位树与扇出问题。
复位同步释放扇出
05
状态机常见陷阱
FSM编码方式（二进制/格雷/独热）、不完全状态定义、冗余状态、综合后的状态机优化。
FSM编码冗余状态
06
组合逻辑反馈环路
锁存器（Latch）的推断、如何避免意外Latch、组合逻辑环路检测与修复。
Latch环路检测
07
时钟门控与使能信号
时钟门控技术、门控时钟的毛刺问题、使能信号与时钟门控的等价替换。
门控毛刺使能
08
多周期路径与伪路径
set_multicycle_path设置、set_false_path应用场景、异步复位释放的时序例外。
多周期伪路径时序例外
09
阻塞赋值与非阻塞赋值
Verilog/VHDL中赋值方式的本质区别、仿真与综合行为差异、常见误用案例。
阻塞赋值非阻塞仿真综合
10
仿真与综合不一致
RTL仿真通过但综合后失败、仿真器优化导致的问题、综合属性对仿真行为的影响。
仿真综合不一致
11
代码可读性与可维护性
命名规范、模块划分粒度、参数化设计、注释的艺术、版本控制配合。
规范参数化注释
12
低功耗设计基础
时钟门控、操作数隔离、多阈值电压、电源门控、DVFS概念。
低功耗门控DVFS
13
DFT（可测试性设计）基础
扫描链插入、BIST、JTAG、测试覆盖率与故障模型。
DFT扫描链BIST
14
综合约束编写
时序约束（create_clock/input_delay/output_delay）、面积约束、DRC约束。
时序约束面积DRC
15
静态时序分析（STA）入门
建立时间与保持时间、时序路径类型、时序报告解读、时序收敛策略。
STA建立时间收敛
16
形式验证基础
等价性检查（LEC）、属性检查（Assertion）、形式验证与动态仿真互补。
LECAssertion形式验证
17
RTL与门级网表一致性检查
综合前后功能等价性验证、网表与RTL的匹配问题。
等价性网表一致性
18
片上总线协议基础
AMBA AHB/AXI/APB协议对比、总线仲裁、地址映射、突发传输。
AMBAAXI仲裁
19
FIFO设计深度解析
同步FIFO vs 异步FIFO、空满标志生成、格雷码指针、FIFO深度计算。
FIFO格雷码深度
20
RAM与ROM设计
同步RAM vs 异步RAM、单端口/双端口/伪双端口、初始化文件加载。
RAMROM双端口
21
流水线设计
流水线级数选择、流水线冒险（结构/数据/控制）、流水线平衡与优化。
流水线冒险平衡
22
数据通路设计
加法器/乘法器/比较器的RTL实现、进位链优化、树形结构与Wallace树。
加法器Wallace进位链
23
控制通路设计
微程序控制器、硬连线控制器、状态机与微程序的权衡。
微程序硬连线状态机
24
接口时序设计
同步接口 vs 异步接口、源同步接口、DDR接口、握手协议实现。
接口源同步DDR
25
时钟生成与分配
PLL/DLL基础、时钟树综合、时钟偏斜与抖动、片上时钟网络。
PLL时钟树抖动
26
电源域设计
多电源域划分、电平转换器（Level Shifter）、隔离单元、电源开关。
电源域Level Shifter隔离
27
后端设计对RTL的影响
布局布线对时序的影响、拥塞问题、天线效应、金属层分配。
布局布线拥塞天线效应
28
ECO（工程变更指令）流程
RTL ECO vs 网表ECO、ECO实现方法、ECO验证。
ECO网表验证
29
芯片调试与验证
仿真波形分析、断言调试、硬件加速仿真、FPGA原型验证。
调试断言FPGA
30
项目实战案例
一个完整SoC项目的RTL设计流程、常见问题复盘、设计评审清单。
SoC实战评审