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RTL设计与验证环境搭建实战

📚 共计 30 章节

数字电路基础与RTL设计概述

数字电路抽象层次、RTL设计流程、组合逻辑与时序逻辑基础。

Verilog HDL基础（一）

模块结构、数据类型（wire/reg）、连续赋值（assign）、运算符。

语法组合逻辑

Verilog HDL基础（二）

过程块（always）、阻塞与非阻塞赋值、if-else与case语句。

时序逻辑过程块

Verilog HDL进阶

有限状态机（FSM）设计、参数化设计（parameter）、generate语句。

仿真环境搭建（一）

VCS/Modelsim/iverilog工具选型、Testbench结构、initial与always块。

仿真环境搭建（二）

时钟与复位生成、任务（task）与函数（function）、文件读写（$readmemh/$fdisplay）。

逻辑综合基础

DC（Design Compiler）基本流程、综合约束（时序/面积）、综合脚本示例。

静态时序分析（STA）入门

建立时间与保持时间、PrimeTime基本用法、时序报告解读。

形式验证基础

等价性检查（Formality）、Lint检查（SpyGlass）与代码规范。

UVM验证方法学入门（一）

UVM框架结构、uvm_component与uvm_object、phase机制。

UVM验证方法学入门（二）

sequence与sequencer、driver与monitor、scoreboard与coverage。

SystemVerilog断言（SVA）

立即断言与并发断言、assert/assume/cover、常用序列与属性。

功能覆盖率驱动验证

covergroup与coverpoint、交叉覆盖率、覆盖率收集与分析。

版本控制与项目管理

Git在RTL项目中的应用、Makefile自动化编译、仿真回归管理。

低功耗设计基础

功耗来源、Clock Gating与Power Gating、UPF/CPF低功耗约束。

DFT（可测试性设计）基础

扫描链（Scan Chain）、边界扫描（JTAG）、MBIST。

RTL代码风格与可综合设计

同步设计原则、避免锁存器（latch）、流水线设计技巧。

编码风格可综合

跨时钟域（CDC）处理

亚稳态、同步器（2-flop/3-flop）、握手协议、异步FIFO。

复位设计策略

同步复位与异步复位、复位同步器、复位树分析与优化。

复位同步器

存储控制器设计实战

SRAM接口时序、状态机设计、读写冲突处理。

AMBA总线协议基础

AHB/APB/AXI协议对比、总线矩阵设计、Slave接口实现。

SPI/I2C接口设计实战

协议解析、RTL实现、仿真验证。

UART接口设计实战

波特率发生器、发送器与接收器、FIFO缓冲设计。

图像处理算法RTL实现

行缓存（Line Buffer）、卷积计算、流水线加速。

数字信号处理（DSP）基础

CORDIC算法、FIR滤波器、乘法器结构优化。

验证环境自动化

Python脚本生成Testbench、随机约束测试、自动化比对。

Python自动化

后仿真（Gate-Level Simulation）

SDF反标、时序仿真、X态传播分析。

芯片调试与Emulation

FPGA原型验证、逻辑分析仪使用、波形调试技巧。

项目实战：RISC-V处理器核心设计

指令集解析、取指/译码/执行/访存/写回流水线。

RISC-V流水线

项目实战：RISC-V处理器验证与SoC集成

UVM验证环境搭建、AHB总线集成、完整流程总结。