1. RTL设计基础回顾：组合逻辑与时序逻辑的本质区别、同步设计原则、代码风格对综合的影响
各位同学，咱们今天聊聊RTL设计最基础、但也最容易翻车的东西。我做了十几年数字芯片，见过太多新人甚至老手在这上面栽跟头。说白了，组合逻辑和时序逻辑的区别，你要是没吃透，后面写出来的代码综合出来可能跟你想象的完全两码事。
1.1 组合逻辑 vs 时序逻辑：本质区别
先问大家一个问题：组合逻辑有没有记忆功能？答案是没有。组合逻辑的输出只取决于当前输入，跟历史状态无关。你给它什么，它立马算什么，不拖泥带水。
时序逻辑就不一样了。它靠时钟沿触发，输出不仅跟当前输入有关，还跟之前的状态有关。嗯，说白了就是它有「记忆」——靠的是寄存器（Flip-Flop）来存储状态。
核心区别一句话总结：
- 组合逻辑：无记忆，输出 = f(当前输入)
- 时序逻辑：有记忆，输出 = f(当前输入 + 历史状态)
我在项目中遇到过一位同事，写了一个计数器，但忘记把组合逻辑的反馈路径加寄存器隔离。结果综合出来的电路跑仿真没问题，一上FPGA就乱跳。查了两天才发现是组合逻辑的毛刺直接灌进了计数器。所以啊，组合逻辑的输出不能直接驱动时序逻辑的敏感输入，这是铁律。
1.2 同步设计原则：为什么它是数字设计的基石
同步设计，说白了就是所有寄存器都受同一个时钟沿控制。你想想看，如果每个模块各用各的时钟，或者同一个时钟域里出现异步路径，那时序分析工具根本没法保证你的电路能稳定工作。
我个人的习惯是：能同步就同步，绝不轻易碰异步设计。除非你非常清楚自己在做什么，否则异步设计就是给自己挖坑。
同步设计有几个核心原则：
- 单时钟沿触发：所有寄存器统一用上升沿或下降沿，别混着用
- 避免组合逻辑环路：组合逻辑的输出不能直接反馈回自己的输入，必须经过寄存器
- 时钟和复位信号要干净：时钟不能有毛刺，复位要同步化处理
我的小技巧：写代码时，先画一个简单的时序图，把数据流和时钟沿标清楚。别急着敲代码，画图花5分钟，debug省5小时。
1.3 代码风格对综合的影响：你以为的「等价」其实不等价
这个问题我特别想多说两句。很多新手觉得，只要功能对，代码怎么写都行。大错特错！综合工具不是人，它不会猜你的意图。同样的功能，不同的写法，综合出来的电路可能天差地别。
举个例子：
// 写法A：if-else 结构
always @(*) begin
if (sel)
out = a;
else
out = b;
end
// 写法B：case 结构
always @(*) begin
case (sel)
1'b1: out = a;
1'b0: out = b;
endcase
end这两种写法功能上完全等价，但综合出来的电路呢？写法A会综合成优先编码器结构，写法B会综合成选择器结构。如果sel是单bit信号，差别不大。但如果sel是多bit信号，写法A会引入优先级逻辑，面积和延迟都会变大。
避坑指南：我曾经在一个项目中，用if-else写了一个多条件判断的译码器。综合后面积超标，查了半天才发现是if-else的优先级逻辑导致综合工具生成了大量冗余门。后来改成case语句，面积直接降了30%。
再来说说always块的使用：
- 组合逻辑用
always @(*)，敏感列表写全 - 时序逻辑用
always @(posedge clk)，别把组合和时序混在一个always块里 - 赋值时，组合逻辑用
=（阻塞赋值），时序逻辑用<=（非阻塞赋值）
这个规则我见过太多人搞混了。你想想看，如果在时序逻辑里用了阻塞赋值，仿真可能没问题，但综合出来的电路会多出意想不到的锁存器（Latch）。
1.4 知识体系总览
下面这张图是我自己整理的，把本章的核心知识点串起来了。你可以把它当作一个快速索引，写代码前瞄一眼，能帮你少走很多弯路。
1.5 实战建议：写代码前先想清楚这三件事
每次开始写RTL之前，我建议你问自己三个问题：
- 这个模块是纯组合逻辑，还是有时序逻辑？——决定了你用always @(*)还是always @(posedge clk)
- 数据流有没有跨时钟域？——如果有，必须做同步处理，否则亚稳态会搞死你
- 代码风格会不会影响综合结果？——if-else还是case？阻塞还是非阻塞？
我的个人习惯：写代码前先画一个简单的数据流图，把组合逻辑和时序逻辑的边界标清楚。这样写出来的代码，综合工具一眼就能看懂你的意图，不会给你「惊喜」。
好了，这一章的内容就到这里。记住，RTL设计的基础打不牢，后面写再多代码也是空中楼阁。下一章我们会深入讨论时钟域同步的问题，到时候再细聊。