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RTL设计与上板联调指南

📚 共计 30 章节

RTL设计基础

数字电路抽象 · 硬件描述语言概览 · 组合逻辑与时序逻辑核心区别

入门核心概念

Verilog语法精讲（上）

模块结构 · 数据类型(wire/reg) · 运算符 · 连续赋值(assign)

Verilog语法精讲（下）

过程块(always) · 阻塞与非阻塞赋值 · 条件与循环语句

组合逻辑设计实践

多路选择器 · 加法器 · 编码器 · 译码器的RTL实现

组合逻辑实战

时序逻辑设计实践

触发器 · 寄存器 · 计数器 · 分频器的RTL实现

时序逻辑实战

有限状态机（FSM）

Moore机与Mealy机 · 三段式写法 · 状态编码与安全状态

同步设计与异步处理

跨时钟域问题 · 单比特同步器 · 双锁存器法

FIFO设计入门

同步FIFO与异步FIFO · 空满标志生成 · 格雷码应用

RTL仿真基础

Testbench结构 · initial/always块 · $display与$monitor

ModelSim/Vivado Simulator使用

编译 · 仿真波形查看 · 断点调试技巧

RTL代码风格与规范

命名规则 · 注释规范 · 可读性与可综合性的平衡

综合概念入门

逻辑综合流程 · RTL到网表的映射 · 综合约束简介

时序分析基础

建立时间与保持时间 · 时序路径 · 时钟周期约束

上板调试准备

FPGA开发板介绍 · 下载器连接 · LED/按键外设驱动

Vivado/Vitis开发流程

工程创建 · IP核集成 · 比特流生成与下载

在线逻辑分析仪（ILA）使用

ILA核配置 · 触发条件设置 · 波形捕获与分析

虚拟输入输出（VIO）调试

VIO核配置 · 实时读写内部寄存器

常见RTL Bug排查（上）

仿真正确但上板失败 · 亚稳态问题 · 复位异常

常见RTL Bug排查（下）

状态机跑飞 · FIFO溢出 · 接口时序不匹配

时钟与复位设计

时钟树结构 · 异步复位同步释放 · 门控时钟

接口协议RTL实现（上）

UART协议 · 波特率发生器 · 收发模块设计

接口协议RTL实现（下）

SPI协议 · I2C协议 · 时序约束与验证

AXI4-Lite总线入门

通道信号 · 握手协议 · Slave接口RTL实现

BRAM与分布式RAM

IP核配置 · 读写时序 · RTL例化与调试

DSP48与乘法器

IP核使用 · 流水线设计 · 资源与速度权衡

功耗优化基础

动态功耗与静态功耗 · 门控时钟 · 操作数隔离

面积优化技巧

资源共享 · 状态编码优化 · 逻辑复用

速度优化技巧

流水线插入 · 关键路径重定时 · 寄存器平衡

上板联调实战（一）

从需求到RTL · 仿真验证 · 上板点灯全流程

上板联调实战（二）

复杂系统调试 · ILA/VIO联合使用 · 问题定位与修复