01
时序收敛概述
什么是时序收敛？为什么是芯片设计核心？建立时间、保持时间基本概念。
基础STA
02
时序分析基础
静态时序分析原理、时序弧、延迟计算模型（线性/非线性）。
STA模型
03
RTL代码风格与时序
良好编码风格的影响、避免组合逻辑环路与长组合链。
RTL风格
04
流水线设计 (Pipeline)
流水线原理、插入流水线打破关键路径，面积与速度权衡。
架构性能
05
寄存器平衡 (Retiming)
Retiming概念、正向/反向Retiming，综合工具启用方法。
优化时序
06
并行处理与树形结构
并行加法器、树形比较器，串行转并行提升频率。
并行树形
07
资源共享与复用
MUX优化、共享ALU、避免不必要的资源复制。
面积共享
08
状态机优化
FSM编码（二进制/格雷/独热）、状态机拆分、避免多余跳转。
FSM编码
09
时钟域与同步
CDC问题、双级触发器同步器、异步FIFO简介。
CDC同步
10
门控时钟 (Clock Gating)
门控时钟原理、ICG单元、手动插入门控时钟。
低功耗时钟
11
多周期路径 (Multi-Cycle)
多周期路径概念、set_multicycle_path约束及应用场景。
约束时序
12
伪路径 (False Path)
伪路径定义、set_false_path约束、测试/复位等场景。
约束例外
13
输入输出延迟约束
set_input_delay / set_output_delay 设置与接口时序计算。
约束IO
14
时钟约束与生成时钟
create_clock / create_generated_clock，抖动与不确定性。
时钟约束
15
综合策略与优化
DC/Yosys选项、compile_ultra与retime使用。
综合策略
16
逻辑综合中的面积优化
资源共享、逻辑简化、操作数重排序。
面积综合
17
逻辑综合中的功耗优化
门控时钟、操作数隔离、低功耗库单元选择。
低功耗综合
18
布局布线前的时序预估
线负载模型(WLM)、工艺角(PVT)对时序的影响。
预估PVT
19
布局布线后的时序修复
ECO流程、手动调整单元、插入Buffer修复建立时间。
ECO修复
20
建立时间违例修复
降低逻辑深度、增大驱动、VT Swap。
建立时间优化
21
保持时间违例修复
插入延迟单元、调整时钟树、使用延迟库。
保持时间修复
22
时钟树综合 (CTS) 基础
时钟树结构、偏斜(Skew)与延迟(Latency)，CTS目标。
CTS时钟
23
时钟树优化
平衡时钟分支、减少抖动、时钟网格与树的选择。
时钟优化
24
功耗与时序的权衡
动态/静态功耗、DVFS、时序裕量与功耗平衡。
功耗权衡
25
可测试性设计 (DFT) 对时序的影响
扫描链插入、扫描使能、BIST对时序的影响。
DFT测试
26
低功耗设计技术
多阈值电压库(Multi-Vt)、电源门控、电压岛。
低功耗架构
27
时序收敛的脚本化流程
Tcl脚本自动化、report_timing分析、迭代优化。
脚本Tcl
28
常见时序问题案例分析
长加法器链、复杂状态机、跨时钟域同步失败案例。
案例实战
29
先进工艺下的时序挑战
FinFET特性、布线拥塞、OCV与AOCV。
先进工艺OCV
30
课程总结与实战演练
从RTL到GDS全流程时序收敛，工具链介绍(Synopsys/Cadence/开源)。
项目总结