1. 时序收敛概述
各位同学好，我是老李。做数字芯片设计十几年了，今天咱们聊聊时序收敛。
说实话，我刚入行那会儿，对时序收敛的理解很肤浅。觉得不就是让信号在规定时间内跑完嘛。直到有一次，我负责的一个项目流片回来，芯片在实验室死活上不了高频——嗯，从那以后，我再也不敢小看时序收敛了。
1.1 什么是时序收敛？
时序收敛，说白了就是：芯片里所有的时序路径，都能满足建立时间和保持时间的要求。
你想想看，一个芯片里有几千万甚至上亿个寄存器。每个寄存器都有自己严格的时序要求。如果有一条路径没满足，整个芯片就可能出问题。
时序收敛 = 所有路径的时序裕量 ≥ 0
这里的裕量，就是实际时序与要求时序之间的差值。正裕量意味着安全，负裕量意味着风险。
我个人习惯把时序收敛比作「赶火车」。信号就像乘客，必须在发车前（时钟沿到来前）到达站台（寄存器输入端）。如果迟到了，火车就开走了——数据就错了。
1.2 为什么时序收敛是芯片设计的核心？
这个问题我问过很多新人。有人说是为了性能，有人说是为了功耗。都对，但不够全面。
我总结三点：
- 功能正确性的保障：时序不收敛，芯片功能就可能出错。我在项目中遇到过，一个简单的计数器因为保持时间违例，计数结果时对时错，查了整整三天。
- 性能的瓶颈：芯片能跑多快，取决于最差的那条路径。时序收敛决定了芯片的最高工作频率。
- 流片的生死线：流片前时序不收敛，你敢送去制造吗？一次流片几百万，打水漂的滋味可不好受。
注意：时序收敛不是「差不多就行」。它必须严格满足。我曾经见过一个项目，因为一条路径的建立时间只差了5皮秒，结果芯片在高温下频繁出错。5皮秒啊，比光走过1.5毫米的时间还短。
1.3 时序路径的基本概念
要理解时序收敛，先得搞清楚时序路径。我画了一张图，帮你理清思路。
这张图展示了一条典型的时序路径。从寄存器A到寄存器B，中间经过组合逻辑。时钟信号通过时钟树分别到达两个寄存器。
建立时间（Setup Time）
建立时间，指的是数据必须在时钟沿到来之前保持稳定的最短时间。
我习惯这么记：数据要「提前到站」。如果数据到得太晚，寄存器就来不及锁存正确的值。
我的经验：建立时间违例是最常见的时序问题。通常发生在组合逻辑路径太长的时候。我曾经优化过一个视频处理芯片，一条关键路径的组合逻辑有30多级，建立时间违例了200多皮秒。后来通过流水线拆分，才把问题解决。
保持时间（Hold Time）
保持时间，指的是数据在时钟沿之后必须保持稳定的最短时间。
你可以理解为：数据不能「走得太快」。如果时钟沿刚过，数据就变了，寄存器也会出错。
| 参数 | 定义 | 常见违例原因 | 典型修复方法 |
|---|---|---|---|
| 建立时间 (Tsetup) | 时钟沿前数据需稳定的最短时间 | 组合逻辑路径过长 | 插入流水线、优化逻辑 |
| 保持时间 (Thold) | 时钟沿后数据需稳定的最短时间 | 路径延迟过小、时钟偏斜 | 插入缓冲器、增加延迟 |
避坑指南：我曾经犯过一个低级错误。在综合时只关注了建立时间，忽略了保持时间。结果流片回来后，芯片在低温下工作异常。后来一查，是保持时间违例了。记住：建立时间和保持时间，一个都不能少。
1.4 时序收敛的检查方法
时序收敛靠什么检查？答案是静态时序分析（STA）。
STA会遍历芯片里所有的时序路径，逐条检查是否满足建立时间和保持时间的要求。它不依赖输入激励，所以能覆盖所有路径——这是仿真做不到的。
我一般会在以下几个阶段做STA：
- 综合后：初步检查，发现大问题
- 布局后：考虑物理位置，更准确
- 布线后：最精确，带实际寄生参数
- 签核前：最终确认，过不了就不能流片
核心要点：
- 建立时间关注的是「数据来得够不够早」
- 保持时间关注的是「数据走得够不够晚」
- 时序收敛要求两者都满足
- STA是检查时序收敛的唯一标准
好了，这一章就讲到这里。时序收敛是芯片设计的基石，理解它，后面的优化技巧才能派上用场。