01
跨时钟域基础概念
什么是CDC · 为什么需要CDC约束 · 同步与异步时钟域
基础入门
02
建立时间与保持时间
Setup Time定义 · Hold Time定义 · 时序路径组成
时序STA
03
单比特同步器
双级触发器同步 · 亚稳态产生与传播 · MTBF计算
同步器亚稳态
04
多比特同步策略
多比特信号挑战 · 握手协议同步 · FIFO同步
多比特握手
05
异步FIFO深度解析
异步FIFO结构 · 空满标志生成 · 格雷码指针同步
FIFO格雷码
06
时钟域划分与约束
set_clock_groups · 异步时钟域约束 · false_path约束
约束时钟域
07
set_max_delay约束
跨时钟域max_delay · 数据路径延迟要求 · 约束示例
max_delay数据路径
08
set_min_delay约束
保持时间约束 · min_delay在CDC中应用 · 避免数据过快传播
min_delay保持时间
09
同步器链的时序约束
建立时间检查 · 保持时间检查 · 约束写法
同步器链时序
10
多周期路径约束
set_multicycle_path基础 · 跨时钟域多周期 · 约束示例
多周期MCP
11
时钟门控与CDC
时钟门控信号同步 · 门控时钟约束 · 使能信号同步
门控使能
12
复位信号的CDC
异步复位同步释放 · 复位约束 · 复位域划分
复位异步
13
数据总线CDC
总线同步方法 · 控制与数据信号关系 · 总线保持器
总线数据
14
控制信号CDC
控制信号同步要求 · 脉冲同步器 · 边沿检测同步器
控制脉冲
15
握手协议CDC
请求-确认握手 · 握手时序约束 · 握手实现
握手协议
16
FIFO深度计算
深度公式推导 · 读写速率匹配 · 计算示例
FIFO深度
17
格雷码与二进制转换
格雷码特性 · 二进制转格雷码 · 格雷码转二进制 · Verilog
格雷码Verilog
18
CDC验证方法学
形式化验证 · 动态仿真 · CDC工具检查
验证仿真
19
CDC仿真与调试
X态传播 · CDC仿真模型 · 调试技巧
仿真调试
20
时钟树与CDC
时钟树综合影响 · 时钟偏斜 · 时钟抖动
时钟树偏斜
21
多时钟域设计策略
时钟域划分原则 · 模块接口设计 · 时钟域边界
策略设计
22
set_clock_groups详解
-async选项 · -exclusive选项 · -logically_exclusive
时钟组约束
23
set_false_path约束
false_path在CDC中应用 · 与set_clock_groups区别 · 使用场景
false_path例外
24
时序例外优先级
set_false_path · set_multicycle_path · set_max_delay 优先级
优先级例外
25
CDC约束检查
约束覆盖率 · 约束冲突检查 · 质量评估
检查覆盖率
26
低功耗与CDC
电压域切换 · 电源门控 · 低功耗模式CDC
低功耗电压域
27
高速接口CDC
DDR接口CDC · SERDES接口CDC · 源同步接口
高速接口
28
SoC中的CDC
总线互联CDC · 处理器与外围CDC · DMA控制器CDC
SoC总线
29
CDC设计规范
编码规范 · 命名规范 · 文档规范 · 评审流程
规范流程
30
CDC案例分析
真实芯片CDC问题分析 · 修复方案 · 经验总结
案例实战