01
告警总览
什么是时序告警？setup/hold violation · STA在芯片设计流程中的位置
概览violation
02
STA基础概念
组合逻辑延迟、时序弧、关键路径、时钟周期与频率的关系
基础时序弧
03
标准单元库
单元库构成（时序弧、NLDM/CCS）· PVT条件对延迟的影响
库PVT
04
时序约束入门
create_clock, set_input_delay, set_output_delay, set_max_delay
约束SDC
05
时序路径分析
输入到寄存器、寄存器到寄存器、寄存器到输出、输入到输出四种路径
路径分类
06
Setup Time检查
建立时间公式、数据路径与时钟路径延迟计算、slack概念
setupslack
07
Hold Time检查
保持时间公式 · 为什么hold violation与时钟频率无关？
hold频率
08
时钟抖动与偏差
时钟jitter对setup影响 · clock skew对setup和hold影响
jitterskew
09
OCV与AOCV
片上偏差概念 · derate因子设置 · AOCV表格使用
OCVAOCV
10
CRPR / CPPR
共同路径悲观去除原理 · 如何设置CRPR
CRPRCPPR
11
时序报告解读
report_timing命令详解 · 从报告中定位violation路径
报告debug
12
Setup Violation修复
降低逻辑深度、插入流水线、高驱动单元、优化时钟路径
修复setup
13
Hold Violation修复
插入延迟缓冲单元、增加路径长度、低驱动强度单元
修复hold
14
时钟树综合
时钟树结构、时钟树延迟、时钟树对时序的影响
CTS时钟
15
多时钟域与异步处理
跨时钟域(CDC)问题、同步器设计、FIFO深度计算
CDC异步
16
I/O时序约束
系统同步与源同步接口 · set_output_delay/set_input_delay详细计算
I/O约束
17
伪路径与多周期路径
set_false_path, set_multicycle_path 使用场景与注意事项
例外MCP
18
时序例外管理
如何合理使用时序例外 · 避免滥用导致功能错误
例外管理
19
功耗与时序的权衡
电压降(IR Drop)对时序影响 · 低功耗设计中的时序挑战
功耗IR drop
20
先进工艺节点挑战
FinFET时序特性 · 线延迟占比增加 · 寄生参数影响
FinFET工艺
21
时序收敛策略
从RTL到GDS时序收敛流程 · ECO修复方法
收敛ECO
22
静态时序分析工具
PrimeTime、Tempus等工具基本使用流程
工具PT
23
SDC约束文件管理
SDC文件组织、版本控制、多模式多角约束
SDC管理
24
时序库特征化
如何理解.lib文件 · K库基本概念
库特征化
25
寄生参数提取
SPEF文件格式 · 寄生参数对时序的影响
SPEF寄生
26
时序仿真与STA对比
动态仿真与静态分析优缺点 · 何时需要仿真
仿真STA
27
ECO修复实战
功能ECO与时序ECO区别 · 手动插入缓冲器修复hold
ECO实战
28
时序报告自动化分析
Tcl脚本解析报告 · 批量定位violation路径
Tcl自动化
29
项目实战案例
真实芯片时序收敛过程 · 遇到的坑与解决方案
案例收敛
30
未来趋势
机器学习在STA中应用 · 云上时序分析 · RTL级时序预估
ML趋势