01
时序约束概述
什么是时序约束？为什么需要时序约束？在数字IC设计流程中的位置。
基础概念
02
时序路径的基本概念
路径组成（起点、终点、组合逻辑），路径类型：输入到寄存器、寄存器到寄存器等。
路径结构
03
建立时间与保持时间
Setup/Hold定义与裕量计算，检查机制详解。
时序裕量
04
时钟约束基础
create_clock详解，周期/占空比，虚拟时钟概念。
时钟SDC
05
生成时钟约束
create_generated_clock，分频/倍频，主从时钟关系。
生成时钟分频
06
时钟组与异步时钟
set_clock_groups，CDC处理，false_path与clock_groups区别。
异步CDC
07
输入延迟约束
set_input_delay，最大/最小输入延迟，系统同步与源同步。
输入接口
08
输出延迟约束
set_output_delay，最大/最小输出延迟，外部建模。
输出约束
09
时序例外之伪路径
set_false_path，异步复位/测试模式，误用风险。
例外伪路径
10
时序例外之多周期路径
set_multicycle_path，Setup/Hold多周期，启动沿与捕获沿。
多周期MCP
11
时序例外之最大/最小延迟
set_max_delay/set_min_delay，异步握手，组合逻辑约束。
延迟异步
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时序约束文件管理
SDC结构与语法，Tcl基础，层次化模块化约束。
SDCTcl
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时序分析引擎原理
STA与动态仿真区别，路径枚举，最差条件分析。
STA引擎
14
片上变异与工艺角
PVT角，OCV/AOCV，时序分析视图设置。
OCV工艺角
15
时序库文件基础
Liberty (.lib) 结构，查找表，单元延迟与线负载。
库.lib
16
PrimeTime工具入门
基本流程，读取设计与库，启动与退出。
PrimeTime入门
17
PrimeTime时序报告解读
report_timing详解，路径组/端点，slack与violation。
报告slack
18
PrimeTime高级报告
report_clock_timing, report_constraint, report_analysis_coverage等。
高级命令
19
PrimeTime中的时序调试
定位关键路径，延迟瓶颈，GUI波形与原理图追踪。
调试GUI
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Synopsys DC中的时序约束
DC综合流程约束传递，与PrimeTime一致性，综合优化。
DC综合
21
Cadence Innovus中的时序约束
布局布线时序驱动，CTS约束，布线后修复。
Innovus后端
22
时序收敛策略
综合到布局布线迭代，修复Setup Violation方法。
收敛优化
23
保持时间修复
Hold Violation成因，插入延迟单元，时钟树调整。
Hold修复
24
时钟树综合与约束
时钟树目标 (Skew/Latency)，CTS约束编写，质量评估。
CTS时钟树
25
跨时钟域约束
CDC同步器类型，set_clock_groups与set_false_path应用。
CDC同步
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功耗感知时序约束
DVFS约束，多电压域 (Multi-Vt)，功耗与性能权衡。
功耗DVFS
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时序约束的验证与签核
约束检查，一致性 (LEC/Formality)，Sign-off流程。
签核验证
28
常见时序问题与调试技巧
Setup/Hold典型案例，时钟抖动/不确定性，IR Drop影响。
调试案例
29
时序约束自动化脚本
Tcl批量生成约束，参数化模板，回归测试。
自动化Tcl
30
课程总结与实战案例
完整项目时序约束回顾，RTL到GDS闭环，ML在STA中应用。
实战总结