01
时序约束基础
什么是时序约束？为什么需要时序约束？时序约束在数字IC设计流程中的位置。
概念流程
02
时钟约束详解
create_clock命令、时钟周期、占空比、时钟抖动与时钟偏斜。
时钟SDC
03
输入延迟约束
set_input_delay命令、最大/最小输入延迟、参考时钟与虚拟时钟。
输入约束
04
输出延迟约束
set_output_delay命令、最大/最小输出延迟、与外部器件的时序关系。
输出接口
05
时序例外约束
set_false_path、set_multicycle_path、set_max_delay/set_min_delay。
例外路径
06
时钟分组与异步时钟
set_clock_groups、异步时钟域的处理、同步器与CDC。
CDC异步
07
时序分析基础
建立时间与保持时间、setup slack与hold slack、时序路径类型。
STAslack
08
时序报告解读
report_timing命令、关键路径分析、时序违例的定位与修复。
报告调试
09
代码规范与可综合风格
RTL编码风格对时序的影响、避免锁存器、组合逻辑环路。
RTL综合
10
同步设计原则
单时钟域设计、多时钟域同步策略、亚稳态及其避免。
同步亚稳态
11
流水线设计
流水线的基本概念、流水线级数与吞吐率、流水线对时序的改善。
流水线性能
12
状态机编码
二进制编码、格雷编码、独热编码、状态机综合与时序优化。
FSM编码
13
复位策略
同步复位与异步复位、复位树、复位对时序的影响。
复位时序
14
低功耗设计中的时序
时钟门控、电源门控、多电压域对时序的影响。
低功耗门控
15
综合与时序优化
综合策略、逻辑综合中的时序优化、面积与速度的权衡。
综合优化
16
布局布线后的时序
布局布线对时序的影响、时钟树综合、布线后时序收敛。
布局布线CTS
17
片上变化
OCV的概念、derate因子、时序分析的悲观与乐观。
OCVPVT
18
时序库与工艺角
Liberty文件、PVT corner、最差情况与最佳情况分析。
库corner
19
STA与动态仿真的区别
静态时序分析与动态仿真的互补性、何时使用哪种方法。
STA仿真
20
时序约束管理
约束文件的组织、版本控制、约束与RTL的协同维护。
管理版本
21
代码审查中的时序检查
代码审查清单、常见时序问题、审查流程。
审查清单
22
时序收敛方法论
从RTL到GDS的时序收敛流程、迭代优化策略。
收敛流程
23
高级时钟约束
生成时钟、锁相环配置、时钟复用与分频。
PLL生成时钟
24
I/O时序约束
DDR接口时序、源同步接口、系统级时序约束。
I/ODDR
25
时序约束自动化
Tcl脚本编写、约束生成工具、自动化检查流程。
Tcl自动化
26
跨时钟域设计进阶
握手协议、异步FIFO、格雷码指针。
异步FIFO握手
27
时序与功耗的协同优化
动态电压频率调整、时序裕量与功耗的平衡。
DVFS功耗
28
先进工艺下的时序挑战
FinFET工艺、布线资源、寄生参数影响。
FinFET寄生
29
时序约束与验证的集成
形式化验证、时序断言、覆盖率驱动的时序验证。
断言验证
30
项目实战
从零开始为一个设计编写完整的时序约束，并进行时序收敛。
实战收敛