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工艺适配下的时序收敛策略

📚 共计 30 章节

时序收敛概述

什么是时序收敛、为什么工艺适配如此重要、课程目标与学习路径

工艺库基础

PVT（工艺、电压、温度）角的概念、典型工艺角（SS、FF、TT）及其对时序的影响

时序约束基础

SDC文件结构、时钟定义（create_clock）、生成时钟（create_generated_clock）、输入输出延迟

时序路径分析

建立时间（Setup）与保持时间（Hold）检查机制、关键路径识别方法

工艺缩放效应

不同工艺节点（如28nm vs 7nm）下互连线延迟与单元延迟的变化趋势

工艺节点缩放

多工艺角收敛策略

同时满足SS（最慢）和FF（最快）工艺角下的Setup与Hold约束

片上波动（OCV）

OCV概念、Derate因子设置、悲观度去除（CRPR/AOCV/POCV）

时钟树综合（CTS）与工艺

时钟偏差（Skew）与时钟抖动（Jitter）对时序的影响、低工艺节点下的时钟树设计挑战

功耗与时序的权衡

动态功耗、漏电流与单元驱动强度的关系、低功耗工艺下的时序优化

功耗低功耗

电压降（IR Drop）与时序

IR Drop对单元延迟的影响、静态与动态IR Drop分析、时序降额

串扰（Crosstalk）与时序

耦合电容导致的延迟变化、串扰噪声分析、屏蔽与间距策略

布局规划（Floorplan）对时序的影响

I/O规划、宏单元（Memory）摆放、电源网络规划

Floorplan布局

单元放置（Placement）优化

拥塞控制、高驱动强度单元的使用、物理综合（Physical Synthesis）

Placement物理综合

时钟门控（Clock Gating）与时序

时钟门控的建立与保持时间检查、门控逻辑的时序收敛

复位信号时序

异步复位、同步释放的时序分析、复位树的时序收敛

多周期路径（Multi-Cycle Path）

定义与约束、适用场景、对Setup/Hold的影响

伪路径（False Path）

定义与约束、异步时钟域处理、如何避免误约束

伪路径异步

时序例外（Timing Exception）管理

set_max_delay/set_min_delay、case_analysis、disable_timing

增量编译（Incremental Compilation）

ECO流程、小范围改动下的时序修复策略

时序修复技术（一）

插入缓冲器（Buffer）、调整单元尺寸（Upsize/Downsize）、逻辑重组

Buffer尺寸调整

时序修复技术（二）

调整时钟相位、插入延迟单元、使用可调节延迟单元

工艺偏差与良率

工艺波动对时序分布的影响、统计静态时序分析（SSTA）简介

先进工艺下的机器学习应用

ML在预测关键路径、优化单元尺寸中的应用

时序收敛的脚本自动化

Tcl脚本实现批量时序修复、报告解析与自动化分析

时序收敛的签收（Sign-off）流程

PrimeTime/STA工具使用、多角多模（MCMM）分析

跨时钟域（CDC）处理

同步器设计、CDC验证、对时序收敛的影响

模拟与数字混合信号时序

模拟IP接口时序约束、数模混合仿真中的时序检查

工艺设计套件（PDK）与时序

PDK中的时序模型（NLDM/CCS/ECSM）、模型精度对比

案例研究（一）：28nm高频处理器核

28nm工艺下高频处理器核的时序收敛实战

案例研究（二）：7nm AI加速芯片

7nm工艺下AI加速芯片的时序收敛挑战与解决方案