1. 时序收敛概述：什么是时序收敛、为什么工艺适配如此重要、课程目标与学习路径
1.1 什么是时序收敛？
时序收敛，说白了就是让芯片里的所有路径都能在规定时间内跑完。你想想看，一个数字芯片里动辄几千万个寄存器，每个时钟周期它们都得完成数据传递。如果有一条路径慢了，整个芯片就废了。
我个人习惯把时序收敛比作「接力赛」——每个组合逻辑单元就是一位运动员，寄存器就是交接棒的点。只要有一位运动员跑慢了，或者交接棒出了岔子，整个比赛就输了。
从技术角度讲，时序收敛包含两个层面：
- 建立时间（setup）满足：数据必须在时钟沿到来之前稳定下来。这个不满足，芯片直接没法用。
- 保持时间（hold）满足：数据在时钟沿之后还得保持一会儿。这个出问题，芯片偶尔会抽风，特别难排查。
核心观点：时序收敛不是「差不多就行」，而是「每条路径都必须满足」。我在项目中遇到过，一个看似无关紧要的hold违例，导致芯片在高温下频繁死机。嗯，从那以后我再也不敢轻视任何一条路径了。
1.2 为什么工艺适配如此重要？
这个问题，我刚开始做后端时也没想明白。总觉得时序约束写好了，工具跑通就行了。直到有一次从28nm换到16nm，同样的设计、同样的约束，结果时序一塌糊涂。
为什么会这样？因为不同工艺节点，物理特性完全不一样：
| 工艺特性 | 28nm | 7nm | 影响 |
|---|---|---|---|
| 线延迟占比 | 约30% | 约70% | 先进工艺下，连线延迟成为主导 |
| 单元延迟变化 | ±10% | ±25% | 工艺波动更大，时序更难收敛 |
| 电压降影响 | 可忽略 | 必须考虑 | IR Drop会显著增加延迟 |
| 片上波动（OCV） | 简单模型 | 需要AOCV/POCV | 时序分析复杂度大幅提升 |
你看这个表格就明白了。28nm时代，我们主要操心单元延迟；到了7nm，连线延迟成了老大难。我有个同事，从40nm直接跳到12nm项目，按老方法做floorplan，结果时序收敛花了三个月——这就是工艺适配没做好的代价。
避坑指南：我曾经在一个16nm项目上，因为没及时更新OCV模型，导致signoff时发现大量hold违例。最后不得不重新跑一轮ECO，浪费了两周时间。记住：工艺变了，你的方法论也得跟着变。
1.3 课程目标
这门课，我不想讲那些虚的。我的目标很明确：
- 让你理解不同工艺下时序收敛的核心差异——不是背参数，而是懂原理
- 掌握工艺适配的具体方法——从floorplan到signoff，每一步该怎么做
- 学会避坑——我踩过的坑，你就不用再踩了
说白了，我希望你学完之后，拿到一个新工艺的设计，能快速判断：这个工艺下时序收敛的瓶颈在哪？该用什么策略？而不是盲目套用老方法。
1.4 学习路径
这门课我设计了几个模块，环环相扣：
- 基础篇：时序分析的基本概念，建立时间和保持时间的本质
- 工艺篇：不同工艺节点对时序的影响，OCV、AOCV、POCV这些模型怎么用
- 策略篇：从综合到布局布线，每一步的时序优化技巧
- 实战篇：真实项目案例，看别人是怎么把时序收敛搞定的
我的建议：别跳着看。尤其是工艺篇，很多工程师觉得「不就是改个工艺文件嘛」，结果后面遇到问题根本不知道根因在哪。我见过太多这样的案例了。
好了，这就是第一章的内容。接下来我们就要深入每个细节了。记住：时序收敛不是玄学，是有章可循的工程方法。跟着我走，你会慢慢找到感觉的。