01
DDR系统概述
DDR内存的发展历程（SDRAM到DDR5）· DDR在SoC系统中的地位· 控制器核心功能与架构概览
发展史SoC
02
DDR物理层与协议基础
物理信号DQ/DQS/CK/CMD· 读写协议ACTIVATE/READ/WRITE· 时序参数tRCD/tCL/tRP/tRAS
协议时序
03
DDR控制器架构设计
顶层模块划分（前端/后端/PHY）· 命令调度器设计思路· 数据通路流水线设计
架构流水线
04
初始化与训练序列
DDR初始化流程· Write/Read Leveling原理· DDR Training硬件实现
初始化Training
05
命令调度与仲裁策略
Bank管理与Page策略· 优先级仲裁（Round Robin/Priority）· 命令重排序与合并
仲裁调度
06
读写数据通路设计
写/读数据FIFO设计· 数据掩码DM与DQS处理· CRC校验与ECC纠错
数据通路ECC
07
刷新与电源管理
自动刷新/自刷新· Power Down模式· 温度补偿刷新
刷新低功耗
08
时序约束与参数配置
Mode Register配置MR0-MR3· 时序参数tCK/tRFC/tFAW· 动态频率切换DFS
时序配置
09
验证策略与测试计划
验证目标与覆盖点· 测试用例分类· 验证环境搭建UVM/SystemVerilog
验证UVM
10
验证环境搭建
Testbench架构· DDR Memory Model· 协议检查器Protocol Checker
TestbenchVIP
11
功能验证用例
基本读写操作· 跨Bank/Row访问· 地址映射与交织验证
功能地址
12
时序验证用例
tRCD/tCL/tRP边界测试· Refresh间隔与tRFC压力· Leveling时序抖动
时序压力
13
异常与边界验证
读写冲突· 命令FIFO溢出· ECC错误注入与纠正
异常ECC
14
性能验证与分析
带宽利用率· 延迟测量· 命令效率分析
性能带宽
15
覆盖率驱动验证
功能覆盖率模型· 覆盖率收集与分析· 随机测试生成
覆盖率CDV
16
断言与形式化验证
SVA断言编写· 形式化工具JasperGold/VC Formal
断言形式化
17
低功耗验证
Power Down模式· 时钟门控验证· DVFS验证
低功耗DVFS
18
后仿真与门级仿真
SDF反标· X态传播· 时序收敛检查
后仿门级
19
DDR5新特性验证
Bank Group & 16n Prefetch· DFE均衡· On-die ECC与RAS
DDR5DFE
20
LPDDR与GDDR验证
LPDDR Deep Sleep· GDDR高带宽验证
LPDDRGDDR
21
多端口DDR控制器验证
多端口仲裁与一致性· 数据交织与带宽分配· 死锁检测
多端口死锁
22
DFI接口验证
DFI协议详解· 时序对齐与训练· 验证方法
DFIPHY
23
DDR Training验证
Write/Read Leveling硬件实现· DCC验证
TrainingDCC
24
ECC与RAS验证
ECC编码/解码SEC-DED· RAS Scrubbing· 错误注入恢复
ECCRAS
25
自动化回归测试
Python/Perl脚本· 测试用例管理· 结果自动比对
回归自动化
26
调试与分析方法
波形调试Verdi/DVE· 日志分析· 性能瓶颈定位
调试波形
27
验证IP与VIP使用
DDR VIP配置使用· 协议检查与覆盖率· 协同仿真
VIP协同
28
软硬件协同验证
FPGA原型验证· DDR控制器FPGA实现· AXI/AHB接口
FPGA协同
29
项目实战案例
DDR4控制器验证复盘· 常见Bug分析· 最佳实践
实战复盘
30
前沿趋势与总结
CXL与DDR融合· HBM验证挑战· AI驱动验证展望
前沿HBM