01
DDR基础概念
发展历史 · DDR3/4/5区别 · 基本工作原理
入门必读
02
DDR接口信号
DQ · DQS · ADDR · 命令信号 · 时钟CK
信号基础
03
DDR读写时序
读/写操作 · 突发长度 · 列地址选通延迟CL
核心时序
04
时序约束基础
什么是时序约束 · 为什么需要 · 基本流程
概念流程
05
DDR输入延迟约束
set_input_delay · 最小/最大延迟 · 参考时钟
约束输入
06
DDR输出延迟约束
set_output_delay · 输出窗口 · 数据有效窗口
约束输出
07
DDR时钟约束
create_clock · generated_clock · 抖动与不确定性
时钟约束
08
DDR伪路径约束
set_false_path · 跨时钟域 · 异步信号
例外跨时钟
09
DDR多周期路径约束
set_multicycle_path · 读写多周期关系
多周期约束
10
DDR时序例外
set_max/min_delay · 优先级 · 常见问题
例外进阶
11
DDR物理约束
set_clock_uncertainty · data_check · bus_skew
物理约束
12
DDR时序分析报告
report_timing · 建立/保持时间分析
分析报告
13
DDR读写平衡
Write/Read Leveling · DQS门控信号
平衡校准
14
DDR时序参数
tRCD · tCL · tRP · tRAS · tRC 详解
参数规范
15
DDR初始化流程
上电序列 · 初始化命令 · 模式寄存器配置
初始化流程
16
DDR控制器设计
控制器架构 · 命令调度 · 数据通路
设计控制器
17
DDR PHY设计
PHY架构 · 延迟链 · 校准逻辑
PHY硬件
18
DDR信号完整性
反射 · 串扰 · 眼图 · 端接策略
SI完整性
19
DDR电源完整性
PDN设计 · 去耦电容 · 电源噪声影响
电源PI
20
DDR时序仿真
Pre/Post-layout仿真 · 时序收敛
仿真收敛
21
DDR测试与调试
IBIS模型 · 眼图测试 · 抖动分析
测试调试
22
DDR低功耗设计
自刷新 · 深度睡眠 · 温度补偿刷新
低功耗省电
23
DDR ECC功能
纠错码原理 · ECC对时序影响 · 实现
ECC可靠性
24
DDR多通道设计
通道同步 · 数据交错 · 带宽聚合
多通道性能
25
DDR与FPGA
FPGA DDR接口 · Xilinx MIG · Altera UniPHY
FPGAIP
26
DDR与ASIC
ASIC控制器集成 · 定制PHY · 时序收敛
ASIC设计
27
DDR高级话题
GDDR6 · HBM · LPDDR5 新型内存技术
前沿高速
28
DDR时序约束实战
完整DDR接口时序约束案例
实战案例
29
DDR常见问题排查
时序违例 · 信号质量 · 初始化失败
调试故障
30
DDR设计最佳实践
设计检查清单 · 验证策略 · 文档规范
最佳实践总结