01
RTL设计基础
数字电路回顾 · Verilog/VHDL语法速览 · 组合逻辑与时序逻辑 · 同步设计原则
基础语法
02
开发环境搭建
Vivado/Quartus安装 · License配置 · 工程创建 · IP核管理
工具环境
03
RTL仿真入门
Testbench编写 · ModelSim/Vivado Simulator · 波形查看 · 仿真调试技巧
仿真调试
04
综合(Synthesis)原理
综合流程 · RTL综合选项 · 资源利用率分析 · 综合后仿真
综合资源
05
约束文件编写
时序约束基础 · I/O约束 · 时钟约束 · 虚假路径 · 多周期路径
约束时序
06
布局布线(Place & Route)
布局策略 · 布线策略 · 拥塞分析与解决 · 时序收敛技巧
布局布线
07
静态时序分析(STA)
建立时间与保持时间 · 时序路径分析 · 报告解读 · 时序违例修复
STA时序
08
功耗分析
动态功耗与静态功耗 · 功耗估算 · 低功耗设计技巧 · 时钟门控
功耗低功耗
09
比特流生成
比特流选项 · 配置模式 · 比特流加密 · 回读验证
比特流配置
10
FPGA配置与调试
JTAG配置 · SPI Flash配置 · 在线逻辑分析仪(ChipScope/SignalTap)
调试配置
11
实战项目一：LED流水灯
从RTL到比特流全流程 · 板级验证
实战入门
12
实战项目二：UART通信模块
设计与实现 · 仿真与调试
UART通信
13
实战项目三：SPI接口控制器
设计与验证 · 主从模式
SPI接口
14
实战项目四：I2C总线控制器
设计与实现 · 多设备通信
I2C总线
15
实战项目五：PWM发生器
设计与实现 · 占空比调节
PWM发生器
16
实战项目六：VGA显示控制器
时序生成 · 图像输出 · 显示驱动
VGA显示
17
实战项目七：数字时钟设计
分频 · 计数 · 数码管/液晶显示
时钟分频
18
实战项目八：简易CPU设计
取指 · 译码 · 执行 · 状态机
CPU架构
19
实战项目九：FIFO存储器设计
同步与异步FIFO · 空满标志
FIFO存储
20
实战项目十：交通灯控制器
状态机应用 · 时序控制
状态机交通灯
21
高级综合(HLS)入门
HLS概念 · C/C++转RTL · HLS优化指令
HLS高级综合
22
IP核定制与封装
AXI总线简介 · 自定义IP核 · IP核集成
IPAXI
23
时序优化进阶
重定时(Retiming) · 流水线插入 · 逻辑复制 · 寄存器平衡
优化时序
24
跨时钟域处理
亚稳态 · 同步器设计 · 异步FIFO · 握手协议
跨时钟CDC
25
可测试性设计(DFT)
扫描链 · 边界扫描 · 内建自测试(BIST)
DFT测试
26
版本管理与团队协作
Git在FPGA项目中的应用 · 多人协作流程
Git协作
27
脚本化流程
Tcl脚本自动化 · 批处理流程 · Makefile构建
脚本自动化
28
常见问题与调试技巧
综合错误 · 时序违例 · 功能错误 · 资源不足
调试排错
29
FPGA选型与评估
芯片选型要素 · 资源评估 · 速度等级 · 封装选择
选型评估
30
课程总结与进阶路线
学习路径推荐 · 开源项目推荐 · 职业发展建议
总结进阶