01
时序收敛概述
什么是时序收敛？为什么是芯片设计的核心挑战？
概念芯片设计
02
静态时序分析基础
建立时间与保持时间、时序路径分类、时钟域概念
STA时序路径
03
时序约束入门
创建时钟、生成时钟、输入/输出延迟约束
约束SDC
04
时序报告解读
Setup/Hold报告、关键路径、WNS与TNS
报告WNS
05
时序违例常见原因
组合逻辑过深、扇出过大、线负载、跨时钟域
违例诊断
06
逻辑综合阶段优化
重定时、资源共享、操作符平衡、关键路径重映射
综合优化
07
布局规划对时序的影响
I/O Pad规划、宏单元摆放、电源地网络
布局规划
08
标准单元布局优化
高利用率拥塞、布局密度、软宏与硬宏
标准单元拥塞
09
时钟树综合
时钟树结构、偏差、抖动、功耗与性能平衡
CTS时钟
10
时钟树优化技巧
有用偏差、时钟门控、H-tree与X-tree
时钟树偏差
11
布线阶段时序修复
布线拥塞、信号完整性、串扰分析与修复
布线串扰
12
增量式物理综合
ECO流程、小范围改动快速收敛
ECO增量
13
多模式多角分析
PVT条件、OCV/AOCV、LVF库
MMMCOCV
14
功耗与时序权衡
动态功耗、漏电流、电压降、低功耗修复
低功耗IR drop
15
跨时钟域同步
CDC同步器、握手协议、异步FIFO时序
CDC同步器
16
复位信号时序处理
异步复位同步释放、复位树时序
复位同步释放
17
伪路径与多周期路径
set_false_path、set_multicycle_path 正确使用
例外多周期
18
时序例外管理
最大/最小延迟约束、路径分组策略
例外分组
19
层次化设计时序收敛
Block-level与Chip-level交接、接口时序模型
层次化接口
20
时序收敛脚本化
Tcl自动化分析、批量修复、报告生成
Tcl自动化
21
EDA工具链
PrimeTime、Tempus、Innovus/ICC2 时序引擎对比
工具对比
22
迭代流程与Sign-off
RTL到GDS时序检查节点、Sign-off标准
流程Sign-off
23
高级节点时序挑战
FinFET工艺、多重 patterning、RC寄生精度
FinFET先进节点
24
机器学习在时序收敛
预测关键路径、自动调整优化策略
ML预测
25
团队协作与约束管理
前后端交接、约束版本控制
协作版本控制
26
典型问题案例分析
Setup/Hold违例修复实战
案例修复
27
时序收敛检查清单
Sign-off前必查项、常见遗漏点
清单Sign-off
28
文档与报告可视化
撰写清晰时序分析报告、数据可视化
报告可视化
29
未来趋势
AI全自动收敛、云端EDA与大规模并行STA
AI云端
30
综合实战项目
从RTL到GDS完整时序收敛流程演练
实战全流程