2. 静态时序分析基础：建立时间与保持时间、时序路径分类、时钟域概念
各位好，我是老李。今天咱们聊聊静态时序分析（STA）的基础。说实话，很多刚入行的朋友觉得STA就是跑个工具、看个报告。但我在项目里吃过不少亏，才明白——不懂基础，你连报错都看不懂。
这一节，我带你吃透三个核心概念：建立时间与保持时间、时序路径分类、时钟域。嗯，都是硬骨头，但啃下来，后面就顺了。
2.1 建立时间与保持时间：寄存器的“脾气”
每个寄存器都有它的“脾气”。说白了，就是它对数据到达时间有要求。
- 建立时间（Setup Time）：时钟有效沿到来之前，数据必须稳定住的最短时间。
- 保持时间（Hold Time）：时钟有效沿到来之后，数据必须继续稳定的最短时间。
你想想看，如果数据在时钟沿附近“抖动”，寄存器就可能采到错误的值。我在一个28nm的项目中遇到过，因为保持时间违规，芯片在低温下频繁出错。查了三天，最后发现是时钟树综合时没处理好。
核心公式（建立时间检查）：
Data Arrival Time + Setup Slack >= 0
其中：Data Arrival Time = Launch Clock + Clock-to-Q + Combinational Delay
Required Time = Capture Clock - Setup Time我的习惯： 每次看时序报告，先扫一眼Setup Slack和Hold Slack。如果某个路径的Slack接近0，我会特别警惕——那往往是工艺角波动的重灾区。
2.2 时序路径分类：四种路径，四种“性格”
静态时序分析把路径分成四类。我刚开始学的时候觉得分类很烦，后来发现——分类是为了精准打击。
| 路径类型 | 起点 | 终点 | 典型场景 |
|---|---|---|---|
| 输入到寄存器 | 输入端口 | 寄存器D端 | 片外信号进入芯片 |
| 寄存器到寄存器 | 寄存器Q端 | 寄存器D端 | 核心逻辑路径 |
| 寄存器到输出 | 寄存器Q端 | 输出端口 | 芯片输出信号 |
| 输入到输出 | 输入端口 | 输出端口 | 纯组合逻辑路径 |
为什么这么分？因为每种路径的约束写法不一样。比如“输入到寄存器”路径，你需要定义输入延迟；而“寄存器到寄存器”路径，工具会自动计算。
我曾经踩过的坑： 有一次，我把“输入到输出”路径当成了“寄存器到输出”来约束，结果综合出来的电路延迟大了两倍。后来才意识到——纯组合路径没有时钟，约束方式完全不同。
2.3 时钟域概念：不同“节奏”的协同
时钟域，说白了就是被同一个时钟（或同源时钟）驱动的所有寄存器集合。现代芯片动辄十几个时钟域，处理不好就是灾难。
我参与过一个AI芯片项目，有8个时钟域。其中一个域是高频的，另一个是低频的。跨时钟域的数据传输，如果不做同步处理，亚稳态问题会让你怀疑人生。
时钟域分析的核心要点：
- 同步时钟域：时钟同源，频率成整数倍关系。工具可以自动分析。
- 异步时钟域：时钟不同源，频率无确定关系。需要手动设置false path或使用同步器。
避坑指南： 我曾经在异步时钟域之间直接连了组合逻辑，结果后仿时数据总是出错。后来加了双级触发器同步，问题才解决。记住——跨时钟域，永远不要相信组合逻辑。
2.4 知识体系框架图
下面这张图，是我自己总结的STA基础框架。你看一眼，就能把这一节的内容串起来。
这张图把STA基础分成了三大块。你每次做时序分析时，都可以拿它当“检查清单”——看看自己漏了哪一块。
2.5 小结
这一节的内容，说白了就是STA的“内功心法”。建立时间和保持时间是基础，时序路径分类是分析框架，时钟域概念是全局视野。三者缺一不可。
我个人习惯，每次开始一个新项目，第一件事就是画时钟域图，然后标注所有跨时钟域路径。这样后面做STA时，心里就有底了。
嗯，基础就讲到这里。记住——基础不牢，地动山摇。后面几节我们会深入具体的修复技巧，但今天这些概念，你得先刻在脑子里。
一个小练习： 打开你的设计，数一数有几个时钟域？每个时钟域之间有没有异步路径？如果有，你是怎么处理的？