01
Vitis与FPGA开发概述
Vitis统一软件平台介绍 · FPGA开发流程概览 · Vitis与传统Vivado开发的区别
概念入门
02
Vitis开发环境搭建
Vitis软件安装与配置 · XRT安装 · 开发板驱动与BSP设置
环境安装
03
Vitis工程创建与管理
创建Vitis应用工程 · workspace与project结构 · 导入导出工程设置
工程管理
04
Vitis软件平台组件
平台(Platform)概念与作用 · XSA文件生成 · 软件平台与域配置
平台XSA
05
Vitis内核编程基础
OpenCL异构计算模型 · 内核编写规范 · 数据类型与内存模型
内核OpenCL
06
Vitis HLS基础
高层次综合(HLS)概念 · C/C++综合为RTL流程 · HLS指令(pragma)使用
HLS综合
07
Vitis HLS优化技巧
流水线与并行化 · 数组分割与重组 · 循环优化与数据流
优化流水线
08
Vitis HLS接口综合
block-level接口协议 · port-level接口协议 · AXI4-Stream与AXI4-MM实现
接口AXI
09
Vitis内核优化
内存访问模式优化 · 局部存储器使用 · 数据搬移与DMA
内存DMA
10
Vitis内核调试
使用Vitis分析器性能分析 · 波形调试与仿真 · printf与日志调试
调试分析
11
Vitis系统集成
HLS内核集成到Vitis平台 · 连接硬件平台与软件主机 · 系统级仿真与验证
集成系统
12
Vitis加速库介绍
Vitis库概述 · BLAS库与线性代数加速 · FFT与DSP库的使用
加速库BLAS
13
Vitis视觉库
OpenCV在Vitis中移植 · 图像处理加速内核设计 · 视频流处理管线
视觉OpenCV
14
Vitis AI开发基础
Vitis AI简介 · 深度学习模型量化与编译 · DPU核部署
AIDPU
15
Vitis AI模型部署
TensorFlow/PyTorch模型转换 · Vitis AI运行时推理 · 性能评估与调优
模型推理
16
Vitis数据流编程
任务级并行与数据流模型 · 乒乓缓冲设计 · 多内核流水线
数据流乒乓
17
Vitis内存管理
全局内存与本地内存 · 内存通道与带宽优化 · 零拷贝技术
内存零拷贝
18
Vitis主机端编程
OpenCL主机API详解 · 事件管理与同步 · 命令队列优化
主机API
19
Vitis性能分析
Profiling报告解读 · 性能瓶颈定位 · 资源利用率与吞吐量分析
性能分析
20
Vitis调试技巧
断点调试与单步执行 · 内存查看与变量监视 · 硬件调试器(ILA)使用
调试ILA
21
Vitis多核与多设备编程
多计算单元(CU)设计 · 多FPGA设备协同 · 任务分配与负载均衡
多核CU
22
Vitis实时系统设计
硬实时与软实时系统 · 中断处理与优先级管理 · 时序约束与确定性
实时中断
23
Vitis与嵌入式系统
Zynq平台Vitis开发 · ARM与FPGA协同设计 · 裸机与Linux系统开发
嵌入式Zynq
24
Vitis网络加速
网络协议栈卸载 · TCP/IP加速内核设计 · 智能网卡(SmartNIC)应用
网络SmartNIC
25
Vitis存储加速
NVMe与存储控制器 · 键值存储(Key-Value Store)加速 · 数据库查询加速
存储NVMe
26
Vitis安全与可靠性
比特流加密与认证 · 安全启动流程 · 错误校正码(ECC)与可靠性设计
安全ECC
27
Vitis版本控制与团队协作
Git与Vitis工程管理 · 团队开发工作流 · 持续集成(CI)与自动化构建
GitCI
28
Vitis高级调试与验证
形式化验证方法 · 覆盖率驱动验证 · 硬件在环(HIL)仿真
验证HIL
29
Vitis项目实战一：图像边缘检测加速器
需求分析 · 算法选择与HLS实现 · 系统集成与性能测试
实战边缘检测
30
Vitis项目实战二：金融风险计算加速器
蒙特卡洛模拟算法 · 随机数生成器设计 · 多CU并行加速与结果验证
实战金融