第1章
Vitis与Verilog联调概述
什么是软硬件协同设计、Vitis工具链简介、Verilog在其中的角色、联调的价值与挑战。
概念入门
第2章
开发环境搭建
Vitis统一软件平台安装、Xilinx Runtime (XRT) 配置、目标平台导入、硬件描述文件（XSA）准备。
环境XRT
第3章
Vitis工程创建与管理
创建应用工程、创建平台工程、理解系统项目结构、源文件管理（HLS/C/RTL）。
工程结构
第4章
Verilog模块封装为Vitis内核
使用Vitis Kernel Wrapper、理解接口协议（AXI4-Stream, AXI4-Lite, AXI4-Memory Mapped）、RTL内核向导使用。
封装AXI
第5章
Vitis内核编译与链接
C/C++内核编译流程、RTL内核编译流程、链接器（V++ Linker）配置、生成XCLBIN文件。
编译XCLBIN
第6章
主机端程序开发（XRT API）
OpenCL API基础、XRT Native API介绍、管理设备与上下文、创建与执行内核命令。
XRT主机
第7章
数据搬运与DMA操作
DMA引擎配置、使用XRT进行Buffer迁移、Streaming数据传输实战、性能分析。
DMA性能
第8章
第一个联调实验：向量加法
Verilog实现加法器内核、C主机端程序编写、编译与运行、结果验证。
实验加法
第9章
调试工具入门
Vitis Analyzer使用、波形查看（Vivado Logic Analyzer集成）、日志与错误排查。
调试波形
第10章
仿真验证策略
C/RTL协同仿真（Co-Simulation）、编写Testbench、仿真波形分析、常见仿真错误。
仿真Testbench
第11章
AXI4-Lite接口实战
寄存器映射与控制、Verilog中实现AXI4-Lite Slave、主机端读写控制寄存器。
AXI-Lite寄存器
第12章
AXI4-Stream接口实战
数据流处理模型、Verilog实现Streaming内核、主机端Streaming API调用。
Stream数据流
第13章
AXI4-Memory Mapped接口实战
全局内存访问、Verilog实现Memory Mapped内核、地址映射与数据一致性。
Memory Mapped地址
第14章
多内核协同工作
多内核系统架构、内核间连接（Daisy Chain/Crossbar）、数据依赖与同步。
多核同步
第15章
性能优化基础
流水线设计、数据并行、任务并行、吞吐量与延迟权衡。
优化流水线
第16章
内存优化技术
DDR带宽利用、BRAM/URAM使用、数据分块（Tiling）、乒乓缓冲（Ping-pong Buffer）。
内存BRAM
第17章
实战案例1：图像边缘检测加速
Sobel算子Verilog实现、Vitis内核封装、主机端控制与显示。
图像Sobel
第18章
实战案例2：矩阵乘法加速
分块矩阵乘法设计、Verilog实现计算单元、性能对比与分析。
矩阵加速
第19章
实战案例3：FFT/IFFT加速器
FFT算法硬件化、Vitis RTL内核实现、与CPU实现性能对比。
FFTRTL
第20章
实战案例4：自定义网络协议处理
UDP包解析Verilog实现、高速数据收发、主机端协议栈交互。
网络UDP
第21章
高级调试技巧
硬件事件断点、性能计数器（Performance Monitor）、AXI总线监控。
调试性能计数器
第22章
版本控制与团队协作
Git管理Vitis项目、IP核版本管理、多人协作工作流。
Git协作
第23章
部署与固化
从SD卡启动、QSPI Flash固化、PetaLinux集成、生产环境部署。
部署固化
第24章
功耗分析与优化
Vitis Power Analysis工具、动态功耗管理、时钟门控技术。
功耗时钟门控
第25章
安全与可靠性
比特流加密、安全启动、CRC校验、故障注入测试。
安全CRC
第26章
异构计算扩展
集成AI引擎（AIE）、Versal ACAP架构介绍、AIE与PL协同设计。
AIEVersal
第27章
Vitis HLS与Verilog混合设计
HLS生成RTL、HLS与手写Verilog集成、接口匹配与优化。
HLS混合
第28章
常见错误与解决方案
编译错误、链接错误、运行时崩溃、数据不一致问题排查。
错误排查
第29章
性能剖析与瓶颈定位
Profiling数据解读、瓶颈识别方法、迭代优化策略。
性能Profiling
第30章
综合实战项目：智能视频分析系统
系统架构设计、各模块Verilog实现、Vitis集成、系统测试与演示。
综合视频