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Verilog入门到串口收发实战

📚 共计 30 章节

数字电路基础回顾

二进制与逻辑门 · 组合逻辑与时序逻辑 · 触发器与寄存器 · 同步与异步概念

Verilog历史与用途 · 模块化设计思想 · 第一个Verilog程序（半加器）· 仿真与综合概念

入门半加器

Verilog语法基础（上）

模块声明 · 端口定义 · 数据类型（wire、reg）· 参数化设计

Verilog语法基础（下）

assign连续赋值 · always过程块 · 阻塞与非阻塞赋值 · initial块

过程块赋值

组合逻辑设计

多路选择器 · 译码器 · 编码器 · 加法器（全加器）· 比较器

组合加法器

时序逻辑设计

D触发器建模 · 计数器（二进制、模N）· 分频器 · 移位寄存器

时序计数器

状态机设计（FSM）

Moore机与Mealy机 · 三段式状态机写法 · 状态编码 · 序列检测器

FSM序列检测

存储器设计

ROM实现 · 单端口RAM · 双端口RAM · FIFO（同步与异步）基础概念

仿真与测试

Testbench结构 · 时钟与复位生成 · $display与$monitor · 波形查看（VCD）

仿真Testbench

常用接口与协议（上）

按键消抖设计 · LED流水灯 · 数码管静态与动态显示

接口数码管

常用接口与协议（下）

PWM波生成 · 蜂鸣器控制 · PS2键盘协议基础

串口通信基础

串口历史（RS232）· UART协议帧格式 · 波特率概念

Verilog实现UART发送模块（上）

模块架构设计 · 波特率发生器实现

发送波特率

Verilog实现UART发送模块（下）

并转串逻辑 · 发送状态机设计 · 仿真验证

并转串状态机

Verilog实现UART接收模块（上）

模块架构设计 · 起始位检测与同步

接收起始位

Verilog实现UART接收模块（下）

串转并逻辑 · 接收状态机设计 · 仿真验证

串转并状态机

UART顶层集成

发送与接收模块例化 · 回环测试（Loopback）· 上板验证

跨时钟域处理（CDC）

单比特同步器（打两拍）· 多比特同步（异步FIFO）· 亚稳态概念

FPGA开发流程（以Xilinx为例）

Vivado工程创建 · 管脚约束（XDC）· 综合与实现 · 比特流下载

实战项目（一）：基于UART的LED控制

通过串口发送命令控制LED亮灭

实战项目（二）：基于UART的数码管显示

通过串口发送数字在数码管上显示

实战数码管

实战项目（三）：基于UART的温度读取（模拟）

通过串口发送指令读取模拟温度传感器数据

Verilog代码风格与规范

命名规范 · 注释规范 · 模块划分原则 · 可综合设计要点

时序分析基础

建立时间与保持时间 · 时序路径 · 时序约束（create_clock, set_input_delay等）

常见设计错误与调试

仿真与行为不一致 · 竞争与冒险 · Latch推断 · 仿真死锁

常用IP核使用（以Xilinx为例）

Clocking Wizard · Block Memory Generator · UART IP核简介

Verilog高级特性

generate语句 · 任务与函数 · 多维数组 · 系统函数（$readmemh等）

低功耗设计简介

门控时钟 · 操作数隔离 · 功耗分析工具

低功耗门控

FPGA选型与资源评估

逻辑单元（LE/LUT）· DSP · BRAM · IO资源估算

课程总结与展望

Verilog学习路径 · FPGA应用领域（通信、AI、工业）· 推荐书籍与社区