01
卷积神经网络基础
从全连接层到卷积层的演进，卷积的数学定义与物理意义。
基础数学
02
卷积加速器设计挑战
计算瓶颈、访存瓶颈、能效比分析。
瓶颈分析
03
RTL设计方法论
数字电路设计流程、Verilog/VHDL基础回顾、同步设计原则。
RTLVerilog
04
乘加器（MAC）微架构设计
基本MAC单元、流水线MAC、低功耗MAC设计。
MAC微架构
05
行缓冲器（Line Buffer）设计
滑动窗口机制、数据重用策略、FIFO实现。
缓冲数据流
06
卷积阵列（Systolic Array）架构
经典脉动阵列原理、数据流映射、控制逻辑。
脉动阵列架构
07
权重存储与加载策略
片上SRAM分区、权重预取、权重压缩技术。
存储SRAM
08
激活函数与池化单元设计
ReLU/Sigmoid实现、最大池化/平均池化硬件。
激活池化
09
数据量化与定点数设计
浮点转定点、量化误差分析、INT8/INT4实现。
量化INT8
10
流水线控制与握手协议
valid-ready握手、反压机制、多级流水线平衡。
握手流水线
11
状态机与主控制器设计
卷积层状态机、配置寄存器、指令解码。
FSM控制
12
直接内存访问（DMA）接口设计
AXI4协议基础、突发传输、描述符链。
DMAAXI4
13
多通道卷积加速
通道并行策略、部分和累加、输出通道映射。
多通道并行
14
Winograd快速卷积算法
算法原理、硬件映射、与标准卷积对比。
Winograd快速算法
15
稀疏卷积加速
权重剪枝、零值跳过逻辑、稀疏索引生成。
稀疏剪枝
16
可配置卷积核支持
1x1/3x3/5x5/7x7核兼容设计、动态配置。
可配置卷积核
17
批处理（Batch）支持
多输入并行、批归一化融合、数据复用。
Batch归一化
18
片上网络（NoC）在加速器中的应用
路由策略、带宽分配、死锁避免。
NoC路由
19
功耗优化技术
时钟门控、操作数隔离、电压频率缩放（DVFS）。
低功耗DVFS
20
时序分析与优化
关键路径识别、重定时（Retiming）、寄存器插入。
时序Retiming
21
面积优化技术
资源共享、折叠架构、乘法器复用。
面积折叠
22
验证策略
UVM验证环境搭建、定向测试与随机测试、覆盖率收集。
UVM验证
23
形式化验证
断言（SVA）编写、属性检查、等价性检查。
SVA形式化
24
综合与逻辑优化
Design Compiler流程、时序约束、综合策略。
综合DC
25
物理设计要点
布局规划、时钟树综合、布线对加速器的影响。
物理设计CTS
26
后仿真与调试
门级仿真、反标（SDF）、波形调试技巧。
后仿SDF
27
性能评估与建模
吞吐量计算、延迟分析、Roofline模型。
性能Roofline
28
与CPU/GPU对比分析
延迟、吞吐量、能效比、适用场景。
对比CPU/GPU
29
前沿趋势
存算一体、近存计算、可重构加速器。
前沿存算一体
30
项目实战：从规格到流片
一个完整卷积加速器设计案例。
实战流片