01
PLL基础概念
锁相环定义 · 数字系统核心作用 · 基本架构 (PFD/LF/VCO/Divider)
入门架构
02
PLL关键参数
频率范围 · 锁定时间 · 抖动 · 相位噪声 · 精度与分辨率
指标测量
03
PLL类型对比
整数/小数分频 · 模拟 vs 全数字(ADPLL) · 优缺点及应用
选型架构
04
RTL设计准备
系统需求 · 时钟树规划 · 功耗/面积权衡 · 工艺库选择
规划前端
05
鉴相器(PFD)设计
PFD工作原理 · 三态PFD Verilog · 死区问题及消除
RTL关键模块
06
电荷泵与环路滤波器
电荷泵原理 · 无源/有源滤波器 · 参数计算 · RTL建模
模拟建模
07
压控振荡器(VCO)建模
环形 vs LC · 行为级Verilog · 频率调谐范围
VCO行为级
08
分频器设计(一)
整数分频 · 同步/异步计数器 · 占空比调整
分频基础
09
分频器设计(二)
多模分频器(MMD) · 2/3分频单元级联 · Verilog实现
MMD级联
10
分频器设计(三)
小数分频 · Sigma-Delta调制 · MASH 1-1-1 · Verilog
小数SDM
11
锁定检测电路
锁定检测原理 · 窗口比较器 · 数字状态机 · Verilog
检测状态机
12
PLL顶层RTL集成
模块接口 · 顶层连线 · 复位/使能 · 初始化序列
集成顶层
13
PLL仿真环境搭建
Testbench结构 · 时钟激励 · 频率/相位测量 · 抖动注入
仿真TB
14
PLL功能仿真
锁定过程 · 频率切换 · 分频比动态切换 · 锁定时间测量
验证功能
15
PLL时序分析
建立/保持时间 · 输出时钟约束 · 跨时钟域 · 异步复位同步释放
时序约束
16
PLL噪声分析
相位噪声模型 · 抖动来源(电源/衬底/器件) · 仿真评估
噪声jitter
17
PLL低功耗设计
门控时钟 · DVFS · 低功耗分频器 · 休眠模式
低功耗DVFS
18
PLL可测试性设计(DFT)
扫描链 · BIST · 测试模式行为
DFT测试
19
PLL物理设计考量
布局规划 · 电源网络 · 去耦电容 · 屏蔽隔离
后端物理
20
PLL后仿真
寄生提取 · 后仿真网表 · 预/后对比 · 收敛性
后仿寄生
21
PLL设计验证
形式化验证 · 断言(Assertion) · 覆盖率 · 功能覆盖点
验证断言
22
PLL应用案例(一)
高频处理器时钟 · 多核分配 · 动态频率调节
应用处理器
23
PLL应用案例(二)
SerDes时钟恢复 · CDR电路 · 抖动容限测试
SerDesCDR
24
PLL应用案例(三)
射频频率合成 · 跳频系统 · 多频段PLL
射频跳频
25
PLL设计工具与流程
Synopsys/Cadence · 自动化脚本 · 参数扫描优化
EDA流程
26
PLL常见问题与调试
锁定失败 · 失锁排查 · 抖动超标 · 仿真不收敛
调试问题
27
先进PLL架构
亚采样PLL · 注入锁定(IL-PLL) · 数字辅助PLL
前沿架构
28
PLL与SoC集成
SoC时钟架构 · CPU/GPU/DDR接口 · 多PLL协同 · 时钟域
SoC集成
29
PLL项目实战(一)
需求规格 · 架构选择 · 模块划分 · 设计计划
项目管理
30
PLL项目实战(二)
RTL编码仿真 · 综合时序 · 物理设计交接 · 流片检查
流片签核