第1章：PLL类型对比——整数分频 vs 小数分频、模拟PLL vs 全数字PLL
各位同学，咱们今天聊聊PLL的类型选择。说实话，我刚入行那会儿，看到这么多PLL类型，头都大了。后来做了几个项目，踩过坑，才慢慢摸出门道。今天我把这些经验分享给你们。
1.1 整数分频PLL vs 小数分频PLL
先说说分频方式。整数分频PLL，顾名思义，输出频率是参考频率的整数倍。比如参考时钟是100MHz，你想得到400MHz，那就设N=4。简单吧？
小数分频PLL呢？它能输出非整数倍的频率。比如100MHz参考，想要375MHz，N=3.75。这玩意儿怎么做到的？说白了，是通过动态切换分频比实现的。
核心区别一句话：整数分频只能输出整数倍频率，小数分频可以输出任意频率。
整数分频PLL的优缺点
- 优点：结构简单，噪声性能好。我在项目中用过整数分频PLL做高速SerDes的时钟，抖动表现相当不错。
- 缺点：频率灵活性差。你想输出一个非整数倍频率？对不起，做不到。要么换参考，要么加额外的分频器。
小数分频PLL的优缺点
- 优点：频率分辨率高，可以精确锁定任意频率。这在通信系统中特别有用，比如WiFi、蓝牙需要多个信道频率。
- 缺点：有小数杂散（Fractional Spur）问题。嗯，这里要注意，小数分频PLL的输出频谱上会有额外的杂散分量，处理不好会影响系统性能。
我的经验：如果你对频率精度要求不高，优先选整数分频PLL。噪声性能好，设计也简单。如果必须用小数分频，记得用Δ-Σ调制技术来抑制杂散。我曾经在一个通信芯片项目中，因为没处理好小数杂散，导致接收灵敏度差了3dB，后来花了两个月才搞定。
1.2 模拟PLL vs 全数字PLL（ADPLL）
接下来聊聊实现方式。模拟PLL和全数字PLL，这是两种完全不同的设计思路。
模拟PLL，用的是电荷泵、环路滤波器这些模拟电路。全数字PLL呢？全部用数字电路实现，包括鉴相器、环路滤波器、数控振荡器（DCO）。
模拟PLL的优缺点
- 优点：相位噪声性能好，抖动小。在高速通信、射频前端这些对噪声要求极高的场景，模拟PLL依然是首选。
- 缺点：对工艺敏感，设计复杂。你想想看，模拟电路在65nm和28nm工艺下，性能差异很大。而且模拟PLL的环路滤波器需要大电容，占面积。
全数字PLL的优缺点
- 优点：可移植性好，工艺缩放方便。数字电路嘛，从28nm到7nm，基本不用改太多。而且数字PLL的环路参数可以通过软件配置，灵活性高。
- 缺点：量化噪声问题。数字电路有量化误差，会引入额外的噪声。另外，DCO的频率分辨率有限，需要高精度的时间数字转换器（TDC）。
避坑指南：我曾经在一个低功耗IoT项目中，为了省面积选了全数字PLL。结果发现DCO的功耗比预期高很多，因为要保证频率分辨率，DCO需要很多级延迟单元。后来我学乖了，低功耗场景下，模拟PLL反而更省电。
1.3 四种PLL的对比总结
咱们用一张表来对比这四种PLL，一目了然。
| 特性 | 整数分频模拟PLL | 小数分频模拟PLL | 整数分频全数字PLL | 小数分频全数字PLL |
|---|---|---|---|---|
| 频率灵活性 | 低 | 高 | 低 | 高 |
| 相位噪声 | 优秀 | 良好（有杂散） | 良好 | 一般（有量化噪声） |
| 工艺可移植性 | 差 | 差 | 好 | 好 |
| 设计复杂度 | 中 | 高 | 中 | 高 |
| 功耗 | 低 | 中 | 中 | 高 |
| 面积 | 中（环路滤波器占面积） | 中 | 小 | 小 |
| 典型应用 | 高速SerDes、射频收发机 | 通信系统、频率合成器 | SoC时钟生成、低功耗IoT | 数字通信、软件定义无线电 |
1.4 知识体系框架图
下面这张图，我画了PLL类型选择的决策流程。你拿到一个项目需求，可以按这个思路来选型。
1.5 应用场景推荐
最后，我根据实际项目经验，给几个典型场景的推荐方案。
- 高速SerDes（10Gbps以上）：整数分频模拟PLL。噪声性能是第一位的，频率灵活性不重要。
- WiFi/BT射频收发机：小数分频模拟PLL。需要多个信道频率，又对噪声有要求。
- SoC内部时钟生成：整数分频全数字PLL。工艺可移植性好，面积小，够用就行。
- 软件定义无线电（SDR）：小数分频全数字PLL。频率灵活性最高，可以动态配置。
我的建议：如果你是新手，先从整数分频模拟PLL入手。结构简单，容易理解。等你把PLL的基本原理吃透了，再碰小数分频和全数字PLL。我当年就是先啃了三个月整数分频PLL，后面学其他类型就快多了。
好了，这一章的内容就到这里。PLL类型选择，说白了就是权衡：频率灵活性、噪声性能、功耗、面积、设计复杂度。没有完美的PLL，只有最适合你项目的PLL。