1、PDN基础概念：什么是PDN、PDN在芯片设计中的重要性、PDN的关键指标

各位同学好，我是老李。在芯片后端干了十几年，今天咱们来聊聊PDN——这个听起来有点抽象，但实际上一出错就能让你整颗芯片报废的东西。

PDN，全称Power Delivery Network，中文叫供电网络。说白了，就是给芯片里每个晶体管送电的那套"血管系统"。你想想看，一颗芯片里几十亿个晶体管，每个都要用电，谁给它们送？就是PDN。

PDN从顶层到最底层，大致包括这么几层：

我刚开始做后端那会儿，总觉得PDN不就是画几条粗线嘛，有啥难的？后来有一次，一颗28nm的芯片在IR Drop分析时发现核心区域压降超过10%，流片回来直接没法跑高频。嗯，从那以后我再也不敢小看PDN了。

核心理解：PDN不是简单的"拉几条电源线"，而是一个从PCB到晶体管源端的完整供电链路。每一级都有电阻、电容、电感，都会影响最终送到晶体管的电压质量。

咱们用一张图来理解PDN的整体结构：

PDN的重要性，我用一句话概括：没有好的PDN，再牛的电路设计也是白搭。

为什么这么说？我给你列几个实际场景：

IR Drop导致时序崩溃——电压一掉，门延迟就变，setup/hold全乱套。我见过一个项目，综合后时序全过，但PDN没做好，后仿直接崩了30%的路径。
电流密度超标烧金属——电流太大把电源线烧断，这在先进工艺里不是新鲜事。尤其是M1层电源轨，宽度就那么点，电流密度很容易超标。
电感引起动态压降——芯片切换瞬间电流变化率di/dt极大，电源线上的电感会产生L·di/dt压降。这个在高速芯片里特别要命。

⚠️ 注意：PDN问题往往是"木桶效应"。你顶层金属画得再粗，如果M1电源轨不够宽，或者via打少了，瓶颈就在那里。我曾经在一个40nm项目上吃过这个亏——顶层电源网格做得特别扎实，结果M1轨的via array没打够，IR Drop分析出来直接超标。

做PDN规划，我们主要盯三个指标：IR Drop、电流密度、电感。这三个指标互相影响，一个没做好，另外两个也会出问题。

IR Drop就是电流流过电源网络时，因为电阻产生的电压降。公式很简单：V = I × R。

但实际芯片里，IR Drop分两种：

我个人的经验是：静态IR Drop控制在VDD的3%以内，动态IR Drop控制在5%以内，这是比较稳妥的目标。当然，不同工艺、不同频率要求不一样，但这是个经验值。

工艺节点	典型VDD	静态IR Drop目标	动态IR Drop目标
28nm	0.9V	≤27mV (3%)	≤45mV (5%)
16nm	0.75V	≤22.5mV (3%)	≤37.5mV (5%)
7nm	0.7V	≤21mV (3%)	≤35mV (5%)

电流密度就是单位宽度金属上流过的电流，单位通常是mA/μm。每个工艺节点都会给出金属层的电流密度上限，这个叫EM（电迁移）限制。

说白了，金属线就像水管，水流太大管子会爆。电流密度超标，金属原子会被电子"撞"走，时间长了就断路或者短路。

💡 经验之谈：我建议在布局布线阶段，电源网络的电流密度留20%~30%的余量。因为后仿真阶段可能会发现某些模块功耗比预估的大，到时候再改电源网格就晚了。我吃过这个亏——一个项目M1电源轨电流密度只留了10%余量，结果后仿发现一个模块功耗比预估高了15%，只能重新改版。

电感这个指标，很多新手容易忽略。但实际上，在高速芯片里，电感引起的压降可能比电阻还大。

电感产生的压降公式：V = L × di/dt。di/dt是电流变化率，芯片切换时这个值可以非常大。比如一个模块在1ns内电流从0跳到10A，di/dt就是10A/ns，如果电源路径上有100pH的电感，那瞬间压降就是1V——比VDD本身还高！

怎么降低电感？我个人的做法：

总结一下：PDN规划就是在这三个指标之间找平衡。IR Drop要求电阻小→金属要宽→但宽了电流密度可能超标→加宽又增加电感→加decap又占面积。嗯，这就是后端设计的魅力——永远在trade-off。

好了，这一章咱们把PDN的基础概念、重要性和三个关键指标都过了一遍。下一章我会详细讲PDN的规划流程和具体设计方法，到时候咱们拿一个实际项目案例来拆解。

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