01
高速收发器概述
什么是SerDes · 典型应用(PCIe/SATA/Ethernet) · 与传统并行接口对比
基础概念
02
SerDes基础原理
串行化/解串行化 · PLL与CDR · 8B/10B & 64B/66B编码
编码时钟
03
收发器物理层架构
PMA模拟前端 · PCS数字逻辑 · TX/RX通道结构
PMAPCS
04
预加重与均衡技术
发送端Pre-emphasis · 接收端CTLE/DFE · 眼图分析
均衡信号完整性
05
时钟架构与抖动
参考时钟要求 · 分频/倍频 · 抖动分类(RJ/DJ)与测量
时钟抖动
06
收发器配置与初始化
IP核生成(Vivado/Quartus) · 参数配置向导 · 复位序列
IP核初始化
07
收发器调试接口
DRP动态重配置 · 状态监控 · 环回测试模式
调试DRP
08
AXI4总线基础
AXI4-Full/Lite/Stream区别 · 通道架构(读/写/响应)
总线AXI4
09
AXI4握手协议
VALID/READY机制 · 依赖关系 · 突发/非突发传输
握手协议
10
AXI4-Lite接口设计
寄存器映射 · 单次读写时序 · 地址对齐
Lite控制
11
AXI4-Stream接口设计
TREADY/TVALID/TDATA/TKEEP/TLAST · 数据流控制
Stream数据流
12
AXI4-Full突发传输
INCR/FIXED/WRAP模式 · 地址计算 · 数据交错
突发Full
13
AXI互连结构
Crossbar架构 · 地址译码 · 仲裁(轮询/优先级)
互连仲裁
14
AXI4与收发器桥接
数据宽度匹配 · 时钟域转换(异步FIFO) · 握手机制适配
桥接CDC
15
收发器AXI-Lite控制通路
通过AXI-Lite配置寄存器 · 状态读取
控制寄存器
16
收发器AXI-Stream数据通路
高速数据流传输 · 帧封装与解析
数据通路流
17
DMA与收发器结合
AXI DMA控制器 · 描述符链 · 中断处理
DMA高性能
18
多通道收发器同步
通道绑定(Channel Bonding) · 时延补偿 · 多Lane对齐
同步多通道
19
收发器测试与验证
PRBS测试 · 误码率(BER)测量 · 回环测试
测试BER
20
高速PCB设计要点
差分对布线 · 阻抗匹配 · 串扰抑制 · 电源完整性
PCBSI
21
收发器电源设计
电源轨要求(AVCC/AVTT) · 去耦电容 · 上电时序
电源去耦
22
参考时钟设计
时钟抖动要求 · 时钟分配 · AC耦合电容选择
时钟AC耦合
23
协议层适配
自定义协议帧 · CRC校验 · 流量控制
协议CRC
24
PCIe物理层适配
PCIe Gen3/4速率 · LTSSM状态机 · 链路训练
PCIeLTSSM
25
Ethernet物理层适配
1000BASE-X/10GBASE-R · 自动协商 · FEC
以太网FEC
26
JESD204B接口适配
多器件同步 · 确定性时延 · SYSREF信号
JESD204B同步
27
收发器功耗优化
低功耗模式 · 动态电压调节 · 时钟门控
功耗低功耗
28
收发器高级特性
自适应均衡 · 信号完整性监测 · 内建自测试(BIST)
高级BIST
29
系统级调试方法
ChipScope/ILA · 协议分析仪 · 眼图模板测试
调试ILA
30
综合项目实战
基于AXI4-Stream高速数据采集系统设计(架构到验证)
项目实战