第一章：高速收发器概述

高速收发器，圈内人通常直接叫它 SerDes。这个词是 Serializer/Deserializer 的缩写，说白了就是「串化器/解串器」。它的核心任务很简单：把并行数据转成串行数据发出去，再把收到的串行数据转回并行。

你可能会问：为什么非要绕这么一圈？直接传并行不好吗？嗯，这个问题我当年刚入行时也想过。后来在做一个 10Gbps 的项目时，我算是彻底明白了——并行传输到了高速阶段，简直就是噩梦。信号偏移、串扰、PCB 走线等长约束……每一样都让人头大。

SerDes 的出现，就是为了解决这些问题。它用一对差分线（通常是 CML 电平）来传输高速串行数据。这样一来，PCB 走线简单了，抗干扰能力也强了。我个人习惯把 SerDes 看作「数据高速公路上的集装箱卡车」——把零散的小包裹（并行数据）装进大集装箱（串行帧），然后一路狂飙。

核心要点：SerDes 的本质是「用时间换空间」——用更高的时钟频率换取更少的物理连线。代价是收发器电路复杂度大幅上升。

SerDes 的应用场景，说白了就是「哪里需要高速传输，哪里就有它」。我挑三个最常见的来说说。

PCIe 应该是大家最熟悉的。从显卡到 SSD，从网卡到采集卡，几乎所有的板级高速互连都在用 PCIe。它的物理层就是基于 SerDes 的。

我记得第一次调试 PCIe Gen3 时，眼图怎么都打不开。折腾了两天，最后发现是参考时钟的抖动超标了。嗯，这里要注意：PCIe 对时钟质量的要求非常苛刻，尤其是 Gen4 和 Gen5。

PCIe 的 SerDes 有几个特点：

SATA 是存储领域的标准接口。它的 SerDes 速率相对较低（SATA3 是 6Gbps），但胜在成熟稳定。我在一个存储项目中用过 SATA SerDes，当时最头疼的是信号完整性——SATA 的线缆可能很长，信号衰减很严重。

SATA 的 SerDes 设计相对简单，因为它不需要像 PCIe 那样复杂的链路管理。但它对接收端的均衡器要求不低，尤其是长线缆场景。

以太网可能是 SerDes 应用最广泛的领域。从 1Gbps 到 400Gbps，甚至 800Gbps，背后都是 SerDes 在支撑。以太网的 SerDes 有个特点：它需要支持不同的介质（铜缆、光纤、背板），所以物理层设计更复杂。

我曾经调试过一个 25G 以太网项目，最让我印象深刻的是 PAM4 调制。传统的 NRZ 调制到了 25Gbps 以上，信号质量就很难保证了。PAM4 用 4 个电平来编码，相当于每个符号传 2 比特，速率翻倍。但代价是信噪比要求更高了。

个人经验：如果你刚开始接触高速 SerDes，建议从 10Gbps 以下的速率入手。先搞懂基本的 CDR（时钟数据恢复）和均衡原理，再挑战更高速率。我曾经带过一个新人，上来就搞 28G SerDes，结果被信号完整性问题折磨了三个月。

传统并行接口，比如并行 LVDS、并行 CMOS 总线，在低速时代是主流。但到了高速时代，它们的缺点就暴露无遗了。

我整理了一个对比表格，方便你直观理解：

你想想看，为什么现在几乎所有的芯片都在用 SerDes？说白了就是两个字：速率。当数据速率超过 1Gbps 时，并行接口的时序约束几乎不可能满足。我曾经在一个项目中尝试用并行 LVDS 做 5Gbps 传输，结果 PCB 走线等长要求到了 ±0.5mm，板厂直接说做不了。

而 SerDes 就没有这个问题。它把时钟嵌入到数据流中，接收端用 CDR 恢复时钟，完全不需要额外的时钟线。再加上差分信号的抗干扰能力，高速传输变得可行了。

避坑指南：我曾经犯过一个错误——以为 SerDes 是万能的。在一个低功耗项目中，我强行用了 SerDes，结果功耗比预期高了 30%。后来才意识到，对于 100Mbps 以下的低速场景，传统并行接口其实更合适。选型时一定要权衡速率、功耗和成本。

下面这张图展示了本章的核心知识脉络，我建议你把它当作学习路线图：

这张图把本章的三个核心知识点串起来了。从左到右，你首先需要理解 SerDes 是什么，然后看看它用在哪里，最后对比一下它和传统方案的优劣。我个人建议你按照这个顺序来学习，会更容易建立知识体系。

好了，第一章的内容就到这里。记住，SerDes 是现代高速互连的基石，搞懂了它，后面的 PCIe、Ethernet 等内容就会轻松很多。