01
时序收敛概述
什么是时序收敛？为什么收发器设计对时序要求更高？
基础概念
02
收发器时钟架构
参考时钟、恢复时钟、并行时钟的关系与抖动分析。
时钟抖动
03
约束文件基础
SDC语法入门，创建时钟、生成时钟、虚拟时钟。
SDC约束
04
输入输出延迟约束
set_input_delay / set_output_delay 在收发器中的应用。
I/O延迟
05
异步时钟域处理
多比特同步器、异步FIFO、握手协议在收发器中的应用。
CDC同步
06
跨时钟域约束
set_clock_groups 与 set_false_path 的正确使用。
CDC例外
07
收发器PLL约束
PLL配置、相位对齐、锁定检测的时序建模。
PLL建模
08
高速SerDes接口约束
GTX/GTH/GTY 收发器的时序例外。
SerDesGT
09
源同步接口约束
SDR/DDR 接口的 set_output_delay 计算。
源同步DDR
10
系统同步接口约束
Common Clock 与 Source Synchronous 的区别。
同步架构
11
多周期路径约束
set_multicycle_path 在收发器数据通道中的应用。
MCP例外
12
伪路径约束
set_false_path 在测试模式与复位路径中的应用。
伪路径复位
13
时钟不确定性
set_clock_uncertainty 模拟抖动与时钟偏移。
抖动偏移
14
时序例外优先级
多周期路径、伪路径、最大最小延迟的冲突解决。
优先级冲突
15
时序报告解读
TNS、WNS、FEP、Hold Slack 的含义与分析方法。
报告分析
16
收发器复位时序
复位释放顺序、复位同步器的时序约束。
复位同步
17
收发器初始化时序
PLL锁定、CDR锁定、通道绑定的时序要求。
初始化锁定
18
收发器测试模式
PRBS测试、环回测试的时序约束。
测试PRBS
19
收发器电源时序
上电顺序、电源纹波对时序的影响。
电源纹波
20
收发器PCB时序
走线长度匹配、过孔、串扰对时序的影响。
PCBSI
21
收发器眼图分析
眼图张开度与时序裕量的关系。
眼图裕量
22
收发器抖动分析
随机抖动、确定性抖动、总抖动的预算分配。
抖动预算
23
收发器均衡技术
CTLE、DFE、FFE 对时序收敛的影响。
均衡CTLE
24
预加重与去加重
预加重参数对输出时序的影响。
预加重去加重
25
收发器端接电阻
片上端接、片外端接对信号完整性的影响。
端接SI
26
参考时钟设计
参考时钟抖动、参考时钟选择与分配。
参考时钟分配
27
收发器通道绑定
多个收发器通道之间的相位对齐与时序约束。
绑定相位
28
动态重配置
动态改变速率、协议时的时序约束。
重配置动态
29
时序收敛实战
一个完整的10Gbps以太网接口时序收敛案例。
实战10G
30
时序收敛总结
常见问题与最佳实践。
总结最佳实践