1. 时序收敛概述：什么是时序收敛？为什么收发器设计对时序要求更高？
1.1 到底什么是时序收敛？
时序收敛，说白了就是——你的设计能在给定的时钟频率下，稳定地、不出错地跑起来。
我刚开始做FPGA那会儿，觉得这概念挺玄乎的。后来踩了几次坑才明白，它其实就两件事：
- 建立时间（Setup Time）要满足——数据必须在时钟沿到来之前稳定下来
- 保持时间（Hold Time）要满足——数据在时钟沿之后还得稳住一会儿
如果这两条都做到了，时序就收敛了。做不到？那你的芯片或者FPGA，跑起来就会出随机错误，时好时坏，排查起来特别头疼。
核心定义：时序收敛 = 所有路径的建立时间和保持时间裕量 ≥ 0
1.2 为什么收发器设计对时序要求更高？
这个问题，我当年带团队做10G以太网项目时体会特别深。普通逻辑设计，时序跑不过，降降频率还能凑合用。但收发器不行，它有几个要命的特性：
1.2.1 高速串行信号的硬约束
收发器跑的是Gbps级别的串行数据。比如PCIe Gen3，单通道速率8Gbps，一个UI（单位间隔）才125ps。你想想看，时钟抖动、PCB走线偏差、温度漂移，随便哪个因素都能吃掉几十ps的裕量。
我遇到过最夸张的一次，板子温度从25°C升到85°C，眼图直接闭合了。查了半天，原来是时钟树上的一个PLL温漂超标。
1.2.2 跨时钟域的天生难题
收发器内部，通常有多个时钟域：
- 参考时钟域（比如156.25MHz）
- 高速串行时钟域（比如10.3125GHz）
- 并行数据恢复时钟域
- 用户逻辑接口时钟域
这些时钟域之间要做数据交换，异步处理稍有不慎，亚稳态就找上门了。
我的经验：收发器设计里，跨时钟域同步器一定要用两级或三级触发器。别为了省那几十个LUT去冒险，我吃过这个亏。
1.2.3 模拟与数字的混合挑战
收发器内部有PLL、CDR、SerDes等模拟电路。这些模块对电源噪声、衬底噪声特别敏感。数字部分的开关噪声，会通过电源网络耦合到模拟部分，导致时钟抖动增大、误码率上升。
我曾经在一个项目里，数字逻辑和收发器共用同一组电源轨。结果呢？收发器死活锁不住时钟。后来把电源分开，问题立刻解决。
1.3 收发器时序收敛的关键维度
我习惯把收发器时序收敛分成三个层面来看：
| 层面 | 关注点 | 典型问题 |
|---|---|---|
| 芯片内部 | 逻辑路径、时钟树、PLL | 建立/保持时间违规、时钟偏斜 |
| 封装与PCB | 走线长度、阻抗匹配、过孔 | 信号反射、串扰、损耗 |
| 系统级 | 电源完整性、温度、工艺角 | 电压降、热漂移、PVT变化 |
这三个层面，任何一个出问题，时序都收敛不了。
1.4 一个典型的收发器时序路径
来看个实际例子。这是Xilinx GTY收发器内部的一条关键路径：
// 伪代码示意：收发器TX路径时序
// 时钟：TXUSRCLK2 @ 322.265625 MHz (周期约3.1ns)
always @(posedge TXUSRCLK2) begin
tx_data_reg <= tx_data_in; // 用户接口寄存器
tx_gear_reg <= tx_data_reg; // 齿轮箱寄存器
// 经过PISO串化后，送到高速SerDes
end
// 约束示例
create_clock -name txusrclk2 -period 3.103 [get_ports TXUSRCLK2]
set_input_delay -clock txusrclk2 -max 1.5 [get_ports tx_data_in]
set_output_delay -clock txusrclk2 -max 1.2 [get_ports tx_serial_out]这条路径上，从用户逻辑到串化器，中间经过两级寄存器。如果时序约束没给对，或者布局布线不合理，setup/hold很容易出问题。
注意：收发器的时序约束，不能只靠工具自动推导。我建议手动指定所有时钟和IO延迟，尤其是异步时钟域之间的false path。
1.5 为什么传统STA方法在收发器上不够用？
传统的静态时序分析（STA），假设信号是理想的方波，上升沿和下降沿是瞬时的。但收发器里的高速信号，上升时间可能只有几十ps，信号完整性效应非常明显。
说白了，STA告诉你时序裕量有50ps，但实际板子上因为反射和串扰，真正的裕量可能只有10ps，甚至为负。
我建议的做法是：
- 先用STA做初步筛选，保证逻辑级时序没问题
- 再用IBIS-AMI模型做通道仿真，验证信号完整性
- 最后做硬件实测，用眼图仪确认裕量
三步都过了，我才敢说这个收发器设计时序收敛了。
1.6 本章知识体系
下面这张图，是我自己总结的收发器时序收敛知识框架，你可以对照着看：
1.7 小结
时序收敛不是玄学，它是可以量化、可以验证的。收发器设计之所以对时序要求更高，根本原因在于：高速、跨时钟域、模数混合这三个特性，把时序裕量压到了极限。
我个人的经验是，做收发器设计，一定要把时序收敛的意识贯穿到整个设计流程中——从架构设计、代码编写、约束管理，到仿真验证、板级测试，每一步都不能松懈。
嗯，这一章就讲到这里。下一章我们会深入讨论收发器时钟架构，看看PLL和CDR到底是怎么工作的，以及它们对时序收敛有什么影响。