01
时序收敛概述
什么是时序收敛？为什么是芯片设计核心挑战？与硬件加速的关系。
概念芯片
02
静态时序分析基础
STA基本概念、时序路径分类、建立时间与保持时间。
STA时序
03
时序约束入门
SDC文件结构、时钟定义、生成时钟、输入/输出延迟约束。
SDC约束
04
时序报告解读
读懂PrimeTime/STA报告、关键路径、WNS与TNS。
报告分析
05
组合逻辑优化
减少逻辑级数、操作符平衡、资源共享、重定时基础。
优化组合
06
流水线技术
流水线原理、插入流水线、深度与吞吐量权衡、面积性能取舍。
流水线性能
07
寄存器与时钟树
寄存器类型选择、时钟偏斜影响、时钟抖动处理。
时钟寄存器
08
多周期路径与假路径
多周期路径约束与场景、假路径识别、异步时钟域处理。
约束异步
09
同步与异步设计
跨时钟域同步技术、亚稳态与MTBF计算。
CDC亚稳态
10
低功耗与时序权衡
电压缩放、多阈值单元、时钟门控时序影响。
低功耗权衡
11
综合优化策略
时序驱动综合、编译策略、增量编译。
综合策略
12
布局布线优化
物理综合、CTS时序影响、布线后时序修复。
布局布线
13
硬件加速概述
FPGA vs ASIC加速、GPU/FPGA/ASIC对比、应用场景。
加速对比
14
FPGA架构与资源
LUT、FF、BRAM、DSP、可编程互连线。
FPGA资源
15
HLS（高层次综合）基础
HLS流程、C++转RTL、数据类型优化、循环优化。
HLS综合
16
HLS优化技巧
数组分区、数据流优化、函数内联、接口综合。
优化HLS
17
RTL设计优化
FSM编码风格、并行流水线、数据路径与控制路径分离。
RTLFSM
18
内存子系统优化
BRAM配置、多端口内存、带宽优化、DDR接口时序。
内存BRAM
19
DSP单元优化
乘加器流水线、复数乘法器、FIR滤波器实现优化。
DSPMAC
20
片上网络（NoC）基础
NoC概念、路由算法、拓扑结构、大型设计应用。
NoC互连
21
时序收敛方法论
自顶向下流程、时序预算分配、迭代优化策略。
方法论收敛
22
脚本化时序分析
Tcl在STA中的应用、自动化报告、批量修复违例。
Tcl脚本
23
ECO（工程变更指令）修复
手动ECO vs 自动ECO、金属层ECO、功能ECO时序影响。
ECO修复
24
片上变化与先进时序模型
OCV、AOCV/POCV、CRPR悲观移除。
OCV模型
25
多电压域与电平转换
多电压域设计、电平转换器时序、电源域切换处理。
电压域电平
26
硬件加速中的时序挑战
高频时钟分布、大规模并行架构、HLS时序优化。
挑战加速
27
案例研究：AI加速器时序收敛
AI推理加速器时序问题、RTL到GDS实战、性能功耗平衡。
案例AI
28
案例研究：网络处理器硬件加速
高速数据包流水线、线速要求、多通道并行挑战。
网络线速
29
前沿技术：机器学习辅助时序收敛
ML预测关键路径、布局优化、自动化调优未来。
ML前沿
30
课程总结与展望
核心要点回顾、未来趋势（3D IC、Chiplet）、学习资源推荐。
总结趋势