静态时序分析基础：STA的基本概念、时序路径分类、建立时间与保持时间
各位同学好，我是你们的讲师。今天咱们来聊聊静态时序分析，也就是STA。说实话，我刚开始做数字芯片设计那会儿，觉得STA就是个形式主义——跑个脚本，看看报告，完事儿。直到有一次，我负责的一个项目流片回来，芯片在实验室里死活跑不到目标频率，排查了整整两周，最后发现就是一条关键路径的建立时间违例了。从那以后，我再也不敢小看STA了。
静态时序分析，说白了就是检查你的芯片能不能在目标频率下稳定工作。它不需要像动态仿真那样输入大量的测试向量，而是通过穷举所有可能的路径，计算出每条路径的延迟，然后跟你的时序约束做对比。嗯，这里要注意，STA只检查同步逻辑，异步逻辑它管不了。
STA的基本概念
我们先从最核心的概念说起。STA的核心任务就两个：检查建立时间和检查保持时间。你想想看，一个寄存器要正确采样数据，数据必须在时钟沿到来之前稳定下来，这就是建立时间；数据在时钟沿之后还要保持一段时间不变，这就是保持时间。
建立时间（Setup Time）：数据在时钟有效沿之前必须保持稳定的最短时间。
保持时间（Hold Time）：数据在时钟有效沿之后必须保持稳定的最短时间。
我个人习惯把STA比作一场接力赛。时钟沿就是交接棒的时刻，数据就是接力棒。建立时间要求你提前准备好交接，保持时间要求你交接后不能马上松手。任何一个环节出问题，整个系统就会跑飞。
STA的输入包括：网表、时序库（.lib文件）、寄生参数（.spef文件）和时序约束（.sdc文件）。输出就是一份时序报告，告诉你哪些路径通过了，哪些违例了。我在项目中遇到过最头疼的情况是，STA报告显示几百条违例，但实际芯片在测试中却工作正常。后来发现是约束写得太保守了。
时序路径分类
STA把时序路径分成四大类。这四种路径覆盖了芯片中所有的时序检查场景。我建议你把这四种路径刻在脑子里，因为后面所有的时序优化都是围绕它们展开的。
下面这张图展示了四种路径的关系：
路径1：输入到寄存器
这条路径从芯片的输入端口开始，经过一些组合逻辑，最终到达寄存器的数据输入端。STA要检查的是：从输入端口到寄存器D端的延迟，必须满足寄存器的建立时间和保持时间要求。
我曾经在一个高速接口项目中，输入路径的延迟特别大，导致建立时间总是违例。后来发现是输入缓冲器选型不对，换了个驱动能力更强的库单元就解决了。嗯，这里要注意，输入路径的延迟不仅取决于内部逻辑，还取决于输入信号的转换时间（slew rate）。
小技巧：对于输入到寄存器的路径，我建议你在约束中设置合理的输入延迟（input delay）。这个值通常由芯片外部的前级器件决定，不要拍脑袋乱写。
路径2：寄存器到寄存器
这是最核心的路径，也是STA检查最多的路径。它从一个寄存器的时钟端开始，经过组合逻辑，到达下一个寄存器的数据输入端。说白了，这就是你设计的逻辑深度决定了芯片能跑多快。
路径2的延迟由两部分组成：时钟到Q的延迟（clk-to-q）和组合逻辑延迟。时钟到Q的延迟是寄存器本身的特性，组合逻辑延迟取决于你写了多少级逻辑。
我举个例子，假设你的时钟周期是10ns，clk-to-q是0.5ns，组合逻辑延迟是8ns，建立时间是0.5ns。那么时序裕量就是：10 - 0.5 - 8 - 0.5 = 1ns。这个1ns就是你的安全余量。如果组合逻辑延迟变成9ns，那你就只剩0ns了，芯片随时可能出问题。
警告：寄存器到寄存器的路径是时序收敛的主战场。我曾经见过一个项目，设计师把所有的逻辑都塞在一个always块里，结果组合逻辑深度达到了50级，时序根本收不拢。记住，流水线是你的朋友。
路径3：寄存器到输出
这条路径从寄存器的时钟端开始，经过组合逻辑，到达芯片的输出端口。STA要检查的是：输出信号必须在外部器件要求的窗口内稳定下来。
路径3的约束通常用输出延迟（output delay）来表示。这个值由芯片后级的外部器件决定。比如你的芯片要驱动一个DDR存储器，那输出延迟就必须满足DDR的时序要求。
我个人习惯在约束中把输出延迟分成两部分：最大输出延迟和最小输出延迟。最大输出延迟对应建立时间检查，最小输出延迟对应保持时间检查。你想想看，外部器件也有自己的建立时间和保持时间要求，你的输出信号必须适配它。
路径4：输入到输出
这条路径直接从输入端口到输出端口，中间不经过任何寄存器。说白了就是纯组合逻辑路径。这种路径在STA中通常只做最大延迟和最小延迟检查，不做建立时间和保持时间检查，因为没有时钟参与。
路径4在设计中应该尽量避免。为什么？因为纯组合路径的延迟完全不可控，一旦芯片工作环境变化（温度、电压），延迟就会漂移。我建议你尽量在输入和输出之间插入寄存器，把路径4转化为路径1+路径3的组合。
核心要点：四种路径中，路径2（寄存器到寄存器）是最容易优化的，因为你可以通过插入流水线来缩短组合逻辑深度。路径1和路径3受限于芯片外部环境，优化空间有限。路径4最好直接避免。
建立时间与保持时间
这两个概念是STA的基石。咱们来深入聊聊。
建立时间：数据必须在时钟沿之前到达并稳定。如果数据到得太晚，寄存器可能采到错误的值。建立时间违例通常表现为芯片跑不到目标频率。
保持时间：数据必须在时钟沿之后保持稳定。如果数据变化得太快，寄存器可能采到不确定的值。保持时间违例通常表现为芯片在低温或高压下工作异常。
我遇到过最诡异的一个bug：芯片在常温下工作正常，但一放到低温箱里就开始出错。排查了三天，最后发现是一条保持时间违例路径。低温下晶体管速度变快，数据提前到达，反而破坏了保持时间。嗯，这个教训让我记住了：保持时间检查不能只看典型条件，必须覆盖最差条件。
下面这个表格总结了建立时间和保持时间的区别：
| 对比项 | 建立时间 | 保持时间 |
|---|---|---|
| 检查时机 | 时钟沿之前 | 时钟沿之后 |
| 违例后果 | 芯片跑不到目标频率 | 芯片在特定条件下出错 |
| 优化方法 | 减少组合逻辑延迟、插入流水线 | 增加延迟、插入缓冲器 |
| 受PVT影响 | 最差情况在慢工艺、高温、低压 | 最差情况在快工艺、低温、高压 |
你想想看，建立时间和保持时间其实是矛盾的。你优化建立时间，可能会让保持时间变差；你优化保持时间，可能会让建立时间变差。这就是时序收敛的难点所在。我个人的经验是：先保证建立时间收敛，再处理保持时间。因为建立时间违例通常更致命，而且更容易通过流水线解决。
避坑指南：我曾经在项目中遇到一个新手，他把所有路径的保持时间都加了很大的余量，结果导致建立时间全面违例。记住，保持时间只需要满足要求即可，不要过度优化。过度优化保持时间，反而会破坏建立时间。
最后，咱们用一段伪代码来展示STA的检查逻辑：
// 建立时间检查
if (data_arrival_time + setup_time > clock_period) {
report_setup_violation();
}
// 保持时间检查
if (data_hold_time < hold_time_requirement) {
report_hold_violation();
}这段代码虽然简单，但背后的逻辑就是STA的核心。所有的时序报告、所有的优化手段，最终都是为了满足这两个不等式。
好了，这一章的内容就到这里。静态时序分析是数字芯片设计的必修课，也是硬件加速调优的基础。希望你能把四种路径和建立/保持时间的概念吃透，后面几章我们会深入具体的优化技巧。