01
DDR系统概述
从SDR到DDR5发展历程 · 控制器在SoC中的位置 · 子系统整体架构
发展史架构
02
DDR控制器核心架构
内部模块划分 · 命令/数据通道分离 · 地址映射与Bank管理
模块调度
03
DDR初始化流程
上电时序与复位 · Mode Register配置 · ZQ校准与ODT
初始化寄存器
04
读写操作时序
ACTIVATE/READ/WRITE · Burst Length与DM · Precharge机制
命令时序
05
时序参数详解
CL/tRCD/tRP/tRAS · 参数对性能影响 · 频率与裕量计算
参数分析
06
调度器设计原理
优先级策略 · Open/Close Page · 命令重排序与冲突解决
调度Bank
07
刷新机制
All Bank/Per Bank刷新 · 温度补偿TCSR · Self-Refresh与Power-Down
刷新低功耗
08
低功耗设计
Active/Precharge PD · 时钟门控 · DVFS对DDR影响
低功耗门控
09
ECC与数据完整性
SECDED原理 · 控制器实现 · 延迟/带宽影响 · 测试方法
ECC可靠性
10
DFI接口协议
信号定义 · 时序要求 · 与PHY交互 · DFI 3.1/4.0/5.0
DFI接口
11
PHY层设计基础
DQ/DQS/CLK通道 · Write/Read Leveling · DQS门控与眼图
PHY训练
12
信号完整性分析
传输线效应 · 串扰与SSN · IBIS模型 · PCB布局要点
SI仿真
13
时序收敛与STA
建立/保持时间 · SDC约束 · Clock Skew与Jitter · 修复方法
STA约束
14
验证方法论
UVM环境搭建 · 测试用例设计 · 覆盖率驱动验证
UVM覆盖率
15
仿真与调试
波形调试技巧 · 协议检查器 · 常见错误分析 · 回归策略
仿真调试
16
FPGA原型验证
FPGA选型 · 控制器实现 · ChipScope/ILA · 与ASIC差异
FPGA原型
17
性能分析与优化
带宽利用率 · 延迟分解 · 吞吐量瓶颈 · 调优案例
性能优化
18
DDR4特性详解
DBI/CRC/CA Parity · 时序变化 · DDR3兼容性设计
DDR4特性
19
DDR5特性详解
Bank Group · 16n Prefetch · DFE · 设计挑战与生态
DDR5新特性
20
LPDDR系列设计
LPDDR4/4X/5对比 · 低功耗策略 · 移动设备设计
LPDDR低功耗
21
多端口DDR控制器
AXI/CHI多端口 · 仲裁与QoS · 一致性 · 性能隔离
多端口QoS
22
DDR训练与校准
Write Leveling · Read DQS Gate · Vref/CA训练 · 失败处理
训练校准
23
故障诊断与调试
常见故障模式 · 调试方法论 · 诊断工具使用
故障诊断
24
DFT与可测试性
MBIST · Boundary Scan · ATPG · DFT对控制器影响
DFT测试
25
DDR控制器集成
SoC集成流程 · 时钟复位树 · 电源域 · 接口综合
集成SoC
26
DDR子系统验证
系统级验证 · 压力/随机测试 · 边界条件 · 功耗验证
验证系统级
27
DDR控制器实现
RTL编码规范 · 综合策略 · 形式验证 · 低功耗技巧
实现RTL
28
DDR控制器调试案例
实际项目案例 · 根因分析 · 解决方案与经验总结
案例调试
29
DDR发展趋势
CXL内存池化 · HBM/3D堆叠 · 存算一体 · 标准演进
趋势前沿
30
课程总结与实战
全流程回顾 · 实战项目建议 · 学习资源 · 职业发展
总结实战