第1章
AXI总线概述
AXI4、AXI4-Lite、AXI4-Stream协议简介，时序约束的重要性。
协议基础入门
第2章
时序分析基础
建立时间、保持时间、时钟偏斜、时钟抖动概念。
STA核心概念
第3章
时钟约束入门
create_clock命令详解，主时钟与虚拟时钟。
时钟SDC
第4章
生成时钟约束
create_generated_clock，分频、倍频、相移时钟的约束方法。
生成时钟PLL
第5章
输入延迟约束
set_input_delay，源同步与系统同步接口的区别。
输入接口系统同步
第6章
输出延迟约束
set_output_delay，外部模型与内部路径的关系。
输出接口模型
第7章
AXI写地址通道约束
AW通道时序分析，地址与控制信号的约束策略。
写地址AW
第8章
AXI写数据通道约束
W通道时序分析，数据总线与写选通信号的约束。
写数据W通道
第9章
AXI写响应通道约束
B通道时序分析，响应信号的约束方法。
写响应B通道
第10章
AXI读地址通道约束
AR通道时序分析，读地址与控制信号的约束。
读地址AR
第11章
AXI读数据通道约束
R通道时序分析，读数据与响应信号的约束。
读数据R通道
第12章
AXI通道间关系约束
通道握手信号（VALID/READY）的时序关系，依赖与独立约束。
握手通道交互
第13章
跨时钟域约束（CDC）
AXI总线跨时钟域场景，同步器与异步FIFO的时序约束。
CDC异步
第14章
伪路径约束
set_false_path在AXI总线中的应用，复位、测试模式等场景。
false_path例外
第15章
多周期路径约束
set_multicycle_path，AXI总线中慢速路径的约束技巧。
多周期慢速
第16章
最大/最小延迟约束
set_max_delay/set_min_delay，总线延迟边界控制。
边界延迟
第17章
时钟分组与异步时钟域
set_clock_groups，异步时钟域的正确处理方式。
时钟分组异步
第18章
时序例外综合应用
AXI总线中false_path、multicycle_path、max_delay的组合使用。
综合进阶
第19章
时序约束文件组织
SDC文件结构，模块化约束与顶层约束的整合。
SDC项目管理
第20章
时序约束验证
report_timing、report_clock_interaction等命令的使用与解读。
验证报告
第21章
时序收敛策略
AXI总线时序违例的常见原因与优化方法。
收敛优化
第22章
AXI互连结构约束
AXI Interconnect、AXI Crossbar的时序约束要点。
互连Crossbar
第23章
AXI与DDR控制器接口约束
DDR控制器与AXI桥接的时序约束。
DDR桥接
第24章
AXI与PCIe接口约束
PCIe控制器与AXI桥接的时序约束。
PCIe高速接口
第25章
AXI总线物理层约束
布线延迟、信号完整性对时序的影响。
物理层SI
第26章
功耗与时序权衡
低功耗设计对AXI总线时序的影响，时钟门控约束。
低功耗门控
第27章
工艺角与时序分析
不同PVT条件下的AXI总线时序约束。
PVT工艺角
第28章
时序约束自动化脚本
Tcl脚本实现AXI总线约束的自动生成。
Tcl自动化
第29章
实战案例1：单通道AXI4-Lite
单通道AXI4-Lite从设备时序约束全流程。
实战AXI4-Lite
第30章
实战案例2：多通道AXI4全互连
多通道AXI4全互连系统时序约束全流程。
实战全互连