2. 时序分析基础：建立时间、保持时间、时钟偏斜、时钟抖动概念
各位同学，咱们今天聊点实在的。时序分析这四个字，说白了就是检查你的芯片能不能在目标频率下稳定工作。我刚开始做数字设计那会儿，总觉得时序分析是后端的事，跟我前端写RTL的没啥关系。直到有一次，我写的模块在仿真里跑得飞起，结果流片回来，板子一上电，数据就时不时出错……嗯，从那以后，我再也不敢小看这几个基本概念了。
今天这一章，咱们就把时序分析的四个核心概念掰开揉碎了讲清楚。你把这四个概念吃透了，后面学约束、学STA，那就是水到渠成的事。
2.1 建立时间（Setup Time）
建立时间，英文叫 Setup Time，简称 Tsu。它的定义很简单：在时钟有效沿到来之前，数据输入信号必须保持稳定的最短时间。
你想想看，寄存器内部其实是个模拟电路。数据要写入锁存器，需要先把内部的节点电压充到正确的电平。这个充电过程需要时间。如果数据在时钟沿来的时候还在跳变，那寄存器就可能读到错误的值——也就是所谓的“亚稳态”。
核心公式（建立时间检查）：
数据到达时间 + Tsu ≤ 时钟到达时间 + 时钟周期说白了：数据必须提前到，不能卡着点来。
我在项目中遇到过一件事。有一次做高速ADC接口，采样时钟是500MHz。我按照常规逻辑写了寄存器，结果后仿一直报建立时间违例。查了半天，发现是组合逻辑路径太长，数据从上游寄存器传到下游时，已经快赶上时钟周期了。最后我插了一级流水线，才把问题解决。这就是典型的建立时间不够用。
个人习惯：我一般在写RTL时，会刻意控制组合逻辑的级数。超过10级组合逻辑的路径，我都会打个问号，想想能不能拆开。
2.2 保持时间（Hold Time）
保持时间，Hold Time，简称 Th。它的定义是：在时钟有效沿到来之后，数据输入信号必须保持稳定的最短时间。
为什么要有保持时间？因为时钟沿过去之后，寄存器内部的锁存器还需要一点时间把数据“锁住”。如果数据在时钟沿刚过就变了，那锁存器可能还没完成写入，数据就丢了。
核心公式（保持时间检查）：
数据到达时间 ≥ 时钟到达时间 + Th说白了：数据不能走得太快，得等时钟把门关好。
这里有个有意思的点。建立时间违例通常发生在高频或者长路径上，而保持时间违例恰恰相反——它经常发生在短路径上。比如两个寄存器直接相连，中间没有任何逻辑，数据从第一个寄存器的输出到第二个寄存器的输入，可能只需要0.1ns。如果时钟偏斜导致第二个寄存器的时钟来得更晚，那数据可能就提前溜过去了。
我曾经踩过的坑：有一次做低功耗设计，我把很多寄存器的驱动强度调低了，想省电。结果保持时间大面积违例。因为驱动弱了，信号变慢，但时钟偏斜还在，数据到达时间反而比预期更晚……嗯，那一次我加了整整两天班才把所有路径修好。
2.3 时钟偏斜（Clock Skew）
时钟偏斜，指的是同一个时钟信号到达不同寄存器的时间差。理想情况下，时钟应该同时到达所有寄存器。但现实中，时钟树是有延时的，而且每个分支的延时不一样。
时钟偏斜分为两种：
- 正偏斜（Positive Skew）：目标寄存器的时钟比源寄存器来得晚。这其实对建立时间有利，因为数据有更多时间到达。但对保持时间不利。
- 负偏斜（Negative Skew）：目标寄存器的时钟比源寄存器来得早。这对保持时间有利，但对建立时间不利。
| 偏斜类型 | 对建立时间的影响 | 对保持时间的影响 |
|---|---|---|
| 正偏斜 | 有利（数据时间更充裕） | 不利（数据可能提前穿过） |
| 负偏斜 | 不利（数据时间被压缩） | 有利（数据更稳定） |
你想想看，时钟偏斜其实是一把双刃剑。好的时钟树综合工程师，会尽量把偏斜控制在很小的范围内，而不是一味追求零偏斜。因为有时候，故意引入一点正偏斜，反而能帮助解决建立时间问题。
我的经验：在做时钟树综合时，我一般会要求后端工程师把偏斜控制在时钟周期的5%以内。超过这个值，时序分析就会变得很棘手。
2.4 时钟抖动（Clock Jitter）
时钟抖动，指的是时钟沿在时间轴上的随机波动。简单说，就是时钟沿不是严格等间隔的，而是会有一点“晃”。
抖动分为两种：
- 周期抖动（Period Jitter）：每个时钟周期的长度在变化。比如标称1ns的周期，实际可能是0.98ns到1.02ns之间波动。
- 相位抖动（Phase Jitter）：时钟沿相对于理想位置的时间偏移。这个对PLL和高速SerDes影响很大。
抖动是怎么来的？主要是电源噪声、衬底噪声、热噪声这些因素造成的。你想想看，芯片内部那么多电路同时开关，电源上难免会有毛刺。这些毛刺会通过PLL或者时钟缓冲器传递到时钟信号上。
时序分析中的处理方式：
建立时间检查时：时钟周期要减去抖动值
保持时间检查时：抖动不影响保持时间（因为抖动是周期性的，不是沿对沿的偏移）我记得有一次做DDR3接口，时钟频率是800MHz。仿真时一切正常，但板子实测时偶尔会出现数据错误。查了很久，发现是电源纹波太大，导致PLL输出的时钟抖动超标。最后在电源上加了几颗去耦电容，问题就解决了。所以说，时序问题有时候不光是逻辑设计的事，还得看电源完整性。
注意：时钟抖动和时钟偏斜是两个不同的概念。偏斜是确定性偏差，可以通过时钟树设计来控制。抖动是随机性偏差，只能通过改善电源和工艺来减小。在STA工具里，偏斜用set_clock_uncertainty来建模，抖动也是用同样的命令，但含义不同。
2.5 知识体系总览
下面这张图，我把这四个概念的关系画出来了。你一看就明白：
2.6 小结
好了，这一章的内容就这些。建立时间和保持时间是寄存器的固有属性，由工艺决定，你改不了。时钟偏斜和时钟抖动是系统层面的非理想因素，你可以通过设计手段来控制和减小。
我个人习惯，在开始一个新项目时，第一件事就是确认目标工艺的建立时间和保持时间参数。然后跟后端工程师沟通时钟树的目标偏斜和抖动预算。这些基础数据搞清楚了，后面的时序约束才能有的放矢。
嗯，今天就到这里。记住这四个概念，它们是整个时序分析的基石。