01
课程导学与背景
为什么需要AXI互连与SerDes？芯片内部总线架构演进与高速串行接口趋势。
导学趋势
02
AXI协议基础（一）
AXI通道概述（读地址、读数据、写地址、写数据、写响应），握手协议（VALID/READY）。
通道握手
03
AXI协议基础（二）
突发传输（Burst）、乱序传输（Out-of-Order）、原子访问（Locked/Exclusive）。
突发乱序
04
AXI互连架构（一）
单点对点连接、共享总线架构、Crossbar（交叉开关）架构。
拓扑Crossbar
05
AXI互连架构（二）
Ring（环形）与Mesh（网格）拓扑，多级互连网络。
RingMesh
06
AXI互连设计实战（一）
AXI Interconnect IP核配置（Xilinx/Intel），地址映射与路由。
IP核地址映射
07
AXI互连设计实战（二）
多主多从场景下的仲裁策略（固定优先级、轮询、加权轮询）。
仲裁轮询
08
AXI互连设计实战（三）
数据宽度转换、时钟域转换（CDC）、寄存器切片（Register Slice）。
CDC切片
09
AXI互连验证方法学
UVM验证组件搭建，AXI VIP使用，覆盖率收集。
UVMVIP
10
AXI性能分析与优化
延迟、带宽、吞吐量计算，关键路径优化技巧。
性能优化
11
SerDes接口基础（一）
什么是SerDes？串行化与解串行化原理，PLL与CDR。
PLLCDR
12
SerDes接口基础（二）
编码方式（8B/10B、64B/66B、128B/130B），直流平衡与时钟恢复。
编码时钟恢复
13
SerDes接口基础（三）
物理层电气特性（差分信号、预加重、均衡），眼图分析。
眼图均衡
14
常见SerDes协议概览
PCIe、SATA、USB3.0、Ethernet（10G/25G/100G）、JESD204B。
PCIeEthernet
15
PCIe协议详解（一）
PCIe体系结构（层次模型：事务层、数据链路层、物理层），配置空间。
层次模型配置空间
16
PCIe协议详解（二）
TLP（事务层包）格式，存储器读写、IO读写、配置读写、消息请求。
TLP事务层
17
PCIe协议详解（三）
DLLP（数据链路层包），流量控制（Credit-Based），ACK/NAK重传机制。
DLLP流量控制
18
PCIe协议详解（四）
链路训练与初始化（LTSSM状态机），链路宽度与速率协商。
LTSSM链路训练
19
PCIe设计实战（一）
PCIe IP核集成（Xilinx/Intel），DMA引擎设计。
DMAIP集成
20
PCIe设计实战（二）
中断处理（MSI/MSI-X），BAR空间映射，完成超时处理。
MSI-XBAR
21
PCIe验证实战
PCIe VIP使用，链路训练仿真，TLP/DLLP注入与检查。
VIP仿真
22
Ethernet SerDes设计
10G/25G/100G MAC与PCS层设计，FEC（前向纠错）原理。
MACFEC
23
JESD204B接口实战
ADC/DAC高速数据采集接口，确定性延迟，多链路同步。
JESD204B同步
24
AXI与SerDes桥接（一）
AXI-Stream与SerDes的接口转换，数据打包与解包。
桥接Stream
25
AXI与SerDes桥接（二）
异步FIFO设计，跨时钟域同步策略，背压机制。
异步FIFO背压
26
AXI与SerDes桥接（三）
多通道聚合与分发，通道绑定（Channel Bonding）。
聚合绑定
27
高速接口PCB设计要点
信号完整性（SI）、电源完整性（PI）、层叠设计、阻抗匹配。
SI/PI阻抗
28
高速接口测试与调试
眼图测试、误码率（BER）测试、抖动分析、协议分析仪使用。
误码率抖动
29
项目实战（一）
基于FPGA的PCIe数据采集卡设计（AXI DMA + PCIe + DDR4）。
数据采集DDR4
30
项目实战（二）
多节点高速互连系统设计（AXI Mesh + SerDes Backplane）。
MeshBackplane