1. 3DIC物理验证总览

在先进工艺节点下，单芯片面积逼近光罩极限，而算力、带宽与功耗的需求仍在持续攀升。3DIC（三维集成电路）与2.5D集成正是为突破这一瓶颈而生的封装级集成方案。理解它们的物理形态差异，是理解后续所有物理验证工作的起点。

2.5D集成通常以硅中介层（Interposer）为核心载体：多颗裸片（Die）并排键合在中介层正面，通过中介层内的金属布线（RDL/TSV）实现裸片间高密度互连，中介层再通过微凸块与封装基板连接。裸片之间是"平铺"关系，中介层承担了"横向互连总线"的角色。3DIC则更进一步，裸片沿垂直方向堆叠，通过TSV（硅通孔）与混合键合（Hybrid Bonding）实现面对背或面对面的直接连接，互连距离从毫米级缩短到微米级，带宽密度和能效显著提升。两者的共同点是：**电学连接不再只发生在单一芯片内部，而是跨越了多个物理实体和多种键合界面**。

这一变化直接决定了物理验证的对象发生了扩展。传统2D芯片的物理验证围绕单颗芯片的版图展开：DRC检查几何规则，LVS比对版图与网表，ERC检查电气可靠性，天线检查防止等离子损伤。而在3DIC/2.5D流程中，验证对象从"一颗芯片"变成"一个堆叠系统"，需要额外回答几类问题：跨裸片的连接关系是否与系统网表一致？TSV与微凸块的排布是否满足密度、禁布区和应力规则？堆叠后裸片之间的对准偏差是否仍在容差内？中介层布线是否引入了新的寄生与压降问题？热耦合是否导致某颗裸片超出温度约束？

从流程位置看，3DIC物理验证并非在单芯片签核完成后才启动，而是与前端设计、封装设计并行推进。典型顺序是：各裸片先完成自身DRC/LVS签核，形成"已知良好裸片（KGD）"；同时，封装团队完成中介层或堆叠结构的布线设计；随后进入跨裸片验证阶段，将各裸片版图、中介层版图、凸块/TSV阵列与系统级网表统一加载，进行连接性比对、界面规则检查和寄生提取；最后结合热与应力分析结果完成签核。若跨裸片验证发现问题，可能需要回退到裸片布局或凸块分配阶段修改，因此越早建立跨裸片验证环境，返工成本越低。

Calibre 3DIC工具链正是围绕上述验证对象构建的。Calibre 3DSTACK负责跨裸片的连接性验证，它读取各裸片版图、中介层版图以及系统级网表，通过凸块/TSV映射关系建立跨裸片网络，检查是否存在开路、短路或错误连接。Calibre nmDRC在3DIC场景下扩展了检查规则，除了单裸片内部规则外，还增加了凸块间距、TSV禁布区、键合对准余量等界面规则。Calibre nmLVS则需要在多裸片环境下完成版图与网表的比对，难点在于跨裸片器件的识别与端口映射。Calibre xACT用于提取跨裸片互连的寄生参数，评估TSV和中介层布线带来的RC延迟与IR Drop。Calibre 3D Thermal则处理堆叠结构中的热耦合问题，判断是否存在局部热点导致性能退化或可靠性风险。

这些工具并非孤立运行，而是共享同一套版图数据库和网表视图。实际项目中，通常先建立统一的3DIC验证平台（Common Platform），将各裸片GDS、中介层GDS、凸块分配表（Bump Map）、TSV映射表（TSV Map）和系统网表加载到同一环境中，再按验证类型分别调用对应工具。这样做的价值在于：当跨裸片连接出现问题时，可以快速定位是凸块分配错误、TSV映射遗漏，还是网表本身描述有误，而不必在多个工具之间反复切换和手工比对。

签核目标可以归纳为四个层面。第一是连接正确性：所有跨裸片网络必须与系统网表一致，无开路、短路和悬空。第二是几何合规性：凸块、TSV、键合界面的尺寸、间距、对准余量满足工艺规则。第三是电气性能：跨裸片互连的寄生参数在预算内，电源网络压降不超过设定阈值。第四是热与可靠性：堆叠后各裸片结温在约束范围内，键合界面应力不导致开裂或分层。只有这四个层面全部通过，才能认为3DIC系统完成了物理验证签核。

需要特别注意的是，3DIC物理验证的签核边界与传统单芯片不同。单芯片签核通常以芯片级DRC/LVS clean为终点，而3DIC签核必须覆盖到封装级界面。这意味着验证团队需要与封装设计、热分析、可靠性团队紧密协作，统一坐标系、统一网络命名、统一凸块编号规则。任何一处命名或坐标不一致，都可能导致跨裸片验证出现假错或漏错。因此，在项目早期建立统一的3DIC验证规范和数据库结构，往往比后期反复调试更能决定签核效率。

总结来说，3DIC与2.5D集成把物理验证从"单芯片版图检查"推进到"多裸片系统级装配验证"。Calibre 3DIC工具链提供了从连接性、几何规则、寄生提取到热应力的完整手段，而签核目标则要求四个层面同时达标。理解这一整体框架，是后续深入学习各工具具体用法和调试技巧的基础。