2. Virtuoso设计环境搭建

Bandgap基准电路的设计工作全部在Cadence Virtuoso平台上完成，因此第一步不是画电路，而是把“工作台”搭好。环境搭建的核心目标可以概括为一句话：让Virtuoso能够启动、能够找到你的设计库、能够找到工艺库、能够调用正确的仿真模型。这四件事任何一件没做对，后面的原理图绘制和仿真都会卡住。本节按照实际工程顺序，把启动、库挂载、编辑器界面、ADE系列工具和仿真模型配置串成一条可复现的搭建路径。

一、启动Virtuoso：先解决“环境变量”问题

Virtuoso不是双击图标就能运行的普通软件，它依赖一组环境变量来定位安装目录、工艺库和许可证。典型做法是在工作目录下准备一个启动脚本，例如run_virtuoso.sh，内容大致如下：

#!/bin/bash
export CDS_INST_DIR=/opt/cadence/IC617
export PATH=$CDS_INST_DIR/tools/bin:$CDS_INST_DIR/tools/dfII/bin:$PATH
export CDS_LIC_FILE=5280@lic-server
export LM_LICENSE_FILE=$CDS_LIC_FILE
virtuoso &

其中CDS_INST_DIR指向Cadence安装根目录，CDS_LIC_FILE指向许可证服务器。执行脚本后，Virtuoso会弹出CIW（Command Interpreter Window）主窗口。CIW是Virtuoso的“控制台”，所有库管理、工具启动、日志输出都从这里发起。如果CIW没有出现，优先检查许可证是否可达、安装路径是否正确，而不是反复重装软件。

二、库与工艺库挂载：让设计“有地方放、有工艺可用”

Virtuoso用库（Library）组织设计数据，用工艺库（Technology Library）提供器件模型、层定义和设计规则。两者通过库管理器（Library Manager）挂载。实际操作中，通常先创建一个自己的设计库，例如BGR_Design，再把它关联到工艺库，例如tsmc18或gpdk180。

在CIW中选择Tools → Library Manager，然后File → New → Library，输入库名并选择“Attach to an existing technology library”，指定工艺库名称。这样新建的BGR_Design就继承了工艺库的层信息和器件定义。之后在原理图中调用nmos4、pmos4、pnp、res等器件时，Virtuoso才知道这些符号对应哪套工艺参数。

三、原理图编辑器：从“空库”到“可画图”

库挂载完成后，就可以打开原理图编辑器（Schematic Editor）。在Library Manager中选中BGR_Design，File → New → Cell View，Cell名填bandgap_core，View填schematic，工具选择Composer-Schematic。确认后进入绘图界面。

原理图编辑器的关键操作包括：按i键调用器件（Instance），按w键连线（Wire），按p键放置引脚（Pin），按q键修改器件参数。对于Bandgap电路，典型器件包括：电流镜PMOS对、差分输入NMOS对、PNP三极管、电阻分压网络和启动电路。建议在画图前先规划好电源轨（VDD）和地（GND）的走向，避免后期连线交叉过多。

四、ADE L / XL / Assembler：三种仿真入口的分工

Virtuoso提供多个仿真管理工具，初学者容易混淆。ADE L是最基础的仿真环境，适合单电路、单测试平台的DC、AC、TRAN分析；ADE XL在L基础上支持参数扫描、蒙特卡洛和多种仿真组合；ADE Assembler则面向多模块、多测试平台的系统级验证。对于Bandgap设计，建议先用ADE L完成核心指标验证，再用ADE XL做工艺角与温度扫描。

从原理图窗口启动ADE L：Launch → ADE L。在ADE L中需要设置三件事：仿真模型库（Model Libraries）、分析类型（Analyses）和输出信号（Outputs）。这三者构成一次完整仿真的最小配置集。

五、仿真模型配置：让仿真“有模型可算”

仿真模型配置是环境搭建中最容易出错的一步。以gpdk180为例，模型文件通常位于工艺库目录下的models/spectre文件夹中，文件名如gpdk180.scs。在ADE L中选择Setup → Model Libraries，添加模型文件路径，并指定工艺角（如tt、ss、ff）。

模型配置完成后，可以做一个最小验证：在原理图中放一个NMOS，栅极接固定电压，漏极接VDD，源极接地，做DC扫描，观察漏电流是否随栅压变化。如果电流始终为零或报“model not found”，说明模型路径或工艺角设置有问题。这个验证虽然简单，但能快速确认仿真环境是否真正可用。

六、环境搭建完成后的检查清单

在进入Bandgap电路设计之前，建议逐项确认以下内容，避免把环境问题误判为电路问题：

• CIW窗口正常启动，无许可证报错；
• Library Manager中能看到BGR_Design和工艺库（如gpdk180）；
• 新建schematic cellview后，能按i调出nmos4、pmos4、pnp等器件；
• ADE L中Model Libraries已指向正确的.scs文件，工艺角设置合理；
• 能跑通一个最简单的DC仿真，并在波形窗口看到预期曲线。

这五项全部通过后，环境搭建才算真正完成。后续的Bandgap核心电路设计、启动电路设计、温度补偿和工艺角验证，都将在这一环境基础上展开。