📚 课程目录第4章 Versal电源分配网络与去耦策略

4. Versal电源分配网络与去耦策略

Versal ACAP 的电源结构比传统 FPGA 复杂得多。它把自适应计算引擎、AI Engine、DSP、可编程逻辑、NoC、DDR 控制器和高速收发器集成在同一封装内，不同功能块由彼此独立的电源域供电。典型器件上会同时出现 VCCINT、VCCINT_VCU、VCCBRAM、VCCAUX、VCCAUX_IO、VCC_SOC、VCCO、VCC_PSINTFP、VCC_PSINTLP、VCC_PSDDR、VCC_PSAUX、MGTAVCC、MGTAVTT 等十余个电源轨。每个电源轨的电压、容差、最大电流和噪声敏感度都不同，因此 PDN（Power Delivery Network，电源分配网络）设计不能只靠“多放几个电容”解决，而要从阻抗目标出发，逐段控制从稳压模块到芯片焊球、再到片内负载的阻抗。

一、为什么用“阻抗目标”而不是“纹波”来约束 PDN

负载电流是动态的。以 VCCINT 为例，当大量 DSP 和可编程逻辑同时翻转时，电流阶跃可能在纳秒级发生，di/dt 极高。此时电源噪声 ΔV 由 PDN 阻抗 Z(f) 与电流频谱 I(f) 共同决定：ΔV(f) ≈ Z(f)·I(f)。也就是说，即使稳压模块的直流精度很好，只要在某个频段 PDN 阻抗偏高，该频段的电流分量就会在芯片端产生超标的电压波动。

因此工程上把要求转化为频域指标：在关心的频率范围内，PDN 阻抗必须低于目标值 Ztarget。Ztarget 的估算方式是：

Ztarget = (允许的电源电压波动) / (负载最大瞬态电流)

示例（VCCINT，仅作教学假设）：
Vnom = 0.70 V，允许波动 ±3% → ΔV = 21 mV
最大瞬态电流阶跃 ΔI = 15 A
Ztarget = 21 mV / 15 A ≈ 1.4 mΩ

这个 1.4 mΩ 是示例值，实际必须用 AMD 官方功耗估算工具（如 Power Design Manager）给出的电流和器件数据手册的容差重新计算。关键结论是：Versal 大电流核心电源的 Ztarget 往往落在毫欧量级，从直流一直到几十甚至上百兆赫兹都要满足，单靠一种电容无法覆盖。

二、多电源域的阻抗目标差异

不同电源域对 PDN 的要求差别很大，设计时应分别设定目标，而不是统一处理。

电源域	典型电压	噪声敏感度	PDN 设计重点
VCCINT	约 0.70 V	高，电流大	极低阻抗，多层平面，大量高频电容
VCCBRAM	约 0.70 V	中高	与 VCCINT 类似，注意与 BRAM 时钟相关的频段
VCCAUX / VCCAUX_IO	约 1.5 V	高	对参考、时钟、IO 偏置敏感，需低噪声
VCCO（各 Bank）	1.2/1.5/1.8/3.3 V	中	按 IO 标准分组，注意 Bank 间隔离
VCC_SOC / PS 域	0.7～0.85 V	高	处理器核心，瞬态强，需就近去耦
MGTAVCC / MGTAVTT	0.9 / 1.2 V	极高	收发器模拟电源，噪声直接影响眼图

其中 MGTAVCC、MGTAVTT 属于模拟性质电源，对高频噪声尤其敏感，通常要求更低的宽带阻抗和更严格的滤波，常配合铁氧体磁珠或专用 LDO 与数字电源隔离。VCCO 则按 IO Bank 划分，若同一 Bank 内混用不同 IO 标准，需要确认电压兼容性并做好去耦。

三、去耦电容的选型与布局

去耦电容的作用是在负载瞬态时就近提供电荷，把高频电流回路限制在芯片附近，避免电流从远处稳压模块“长途跋涉”产生压降。选型要同时看容值、等效串联电感（ESL）、等效串联电阻（ESR）和自谐振频率。

电容并不是容值越大越好。实际电容的阻抗随频率变化，在自谐振频率处最低，低于该频率呈容性，高于该频率呈感性。因此需要用不同容值的电容并联，让各自的自谐振点互相覆盖，形成宽频低阻抗。典型组合思路是：

大容量体电容（如 100 µF～470 µF）：负责低频段和储能，应对较慢的负载变化。
中容量陶瓷电容（如 1 µF～22 µF）：覆盖中频段。
小容量高频电容（如 0.1 µF、0.01 µF）：覆盖高频段，靠近芯片放置。

布局比选型更容易被忽视，却往往决定成败。核心原则是缩短电流回路面积：

高频小电容尽量放在芯片电源焊球背面或紧邻焊球的位置，过孔尽量短、尽量多。
电容到电源平面和地平面的连接过孔要成对布置，减小回路电感。
电源平面与地平面尽量靠近，形成平面电容，降低高频阻抗。
大电流电源域使用完整平面而非细走线，避免局部电流密度过高。
模拟电源（MGTAVCC/MGTAVTT）与数字电源分区布局，减少耦合。

经验上，一个 0.1 µF 的 0402 电容，若过孔和走线总电感约 1 nH，其在高频段的阻抗会迅速上升。把电容从 5 mm 外移到 1 mm 内，往往比再增加一颗电容更有效。

四、用仿真评估 PDN 阻抗

PDN 阻抗不能只靠手算，需要用仿真工具在频域扫描。常用工具包括 Ansys SIwave、Cadence Sigrity PowerDC/PowerSI、Keysight ADS 等。基本流程是：导入叠层与布局、为各电源平面分配网络、设置电容模型（含 ESL/ESR）、在芯片焊球处设置观察端口、扫描频率并绘制阻抗曲线。

仿真结果通常以阻抗—频率曲线呈现。判断标准是：在目标频率范围内，曲线是否始终低于 Ztarget 线。若某频段出现尖峰，说明该处存在并联谐振，需要调整电容组合或布局。下面这张图给出一个简化的 PDN 阻抗评估示意，展示从稳压模块到芯片负载的阻抗分段，以及仿真曲线与目标线的对比关系。

读图时重点关注三件事：一是曲线整体是否在 Ztarget 以下；二是尖峰出现在哪个频段，对应哪组电容的并联谐振；三是高频段是否因 ESL 上升而过早抬高。若尖峰超标，通常通过更换自谐振频率更合适的电容、增加过孔、缩短回路或调整平面间距来改善。

五、工程落地要点

实际项目中，PDN 设计应与叠层设计、布局布线同步进行。建议在原理图阶段就确定每个电源域的 Ztarget 和电容组合，在布局阶段优先保证高频电容的就近放置，在投板前用仿真确认阻抗曲线。对于 VCCINT、VCC_SOC 这类大电流核心电源，还要核对稳压模块的瞬态响应能力与远端补偿；对于 MGTAVCC、MGTAVTT，则要额外关注模拟电源的滤波和隔离，避免数字噪声通过共享平面耦合进收发器。

仿真模型中的电容 ESL/ESR 必须使用厂商提供的实际数据，不能只填理想容值。忽略 ESL 会让高频段阻抗被严重低估，导致仿真通过而实测超标。

总结来说，Versal 的 PDN 设计是一条从“确定各电源域阻抗目标”到“按频段配置去耦电容”再到“用仿真验证阻抗曲线”的完整链路。核心不是堆电容，而是让每个频段都有合适的低阻抗通路，并让高频电流回路尽可能短。掌握这条链路，才能在多电源域、大电流、高噪声敏感度的 Versal 平台上获得稳定的电源完整性。