1. Versal架构与板级接口概览

Versal ACAP（Adaptive Compute Acceleration Platform）是AMD在FPGA基础上演化出的异构计算平台。理解它的关键，不是把它当成“更大的FPGA”，而是把它看成由多个功能域通过片上网络（NoC）连接起来的系统级芯片。板级接口设计的所有问题，最终都要回到“哪个硬核资源负责这段信号、它通过什么路径到达封装引脚、这段路径上的信号完整性由谁保证”这三个问题上。

一、Versal的核心功能域

从板级接口视角看，Versal内部可以划分为四个主要区域。最上方是处理器系统（PS），包含ARM Cortex-A72应用核、Cortex-R5F实时核、DDR内存控制器、PCIe控制器、以太网控制器以及大量低速外设接口（I2C、SPI、UART、SD/eMMC等）。PS侧接口的特点是协议固定、引脚位置由硬核决定，板级设计自由度较小，但信号速率相对可控。

中间是可编程逻辑（PL），即传统FPGA部分，提供可配置的I/O（XPIO、HDIO）、GT收发器、DSP和BRAM资源。PL侧接口的灵活性最高，也最容易出现信号完整性问题，因为引脚分配、I/O标准、驱动强度和端接方式都由设计者决定。

右侧是AI引擎与DSP引擎，主要面向计算密集型任务，与板级接口的直接关系较小，但它们对DDR带宽和NoC吞吐的需求会间接影响接口设计决策。

贯穿全芯片的是NoC（Network on Chip）。NoC不是简单的总线，而是一套带QoS的片上数据交换网络，连接PS、PL、DDR控制器、GT收发器和PCIe等硬核。NoC的存在意味着数据从PL到DDR、从PS到PL、从PCIe到DDR的路径不再是点对点直连，而是经过NoC节点和路由。板级接口的带宽规划必须把NoC的通道数和QoS配置纳入考虑。

二、板级接口在系统中的角色

Versal的板级接口可以按速率和协议分为三类。第一类是高速串行接口，包括GT收发器承载的PCIe、以太网、JESD204B/C、SATA等，速率从几Gbps到112Gbps PAM4。这类接口的板级设计核心是通道损耗预算、阻抗控制、过孔设计和连接器选型。第二类是并行存储接口，主要是DDR4/LPDDR4/LPDDR5，速率可达3200~6400MT/s，板级设计核心是等长匹配、参考平面完整性和电源噪声控制。第三类是低速控制接口，如I2C、SPI、UART、GPIO，速率低但数量多，板级设计核心是电平匹配、上拉电阻和引脚复用冲突。

这三类接口在系统中的角色不同：高速串行接口决定系统对外带宽，并行存储接口决定系统内部数据吞吐，低速控制接口决定系统可管理性和启动能力。任何一类出问题，系统都无法正常工作，但排查方法和关注参数完全不同。

三、信号完整性挑战的来源

Versal器件本身的高速硬核能力很强，但板级设计往往成为瓶颈。信号完整性问题主要来自四个方面。

反射：当走线阻抗与源端或负载端阻抗不匹配时，信号在界面处产生反射。对于DDR接口，反射表现为过冲、下冲和振铃，严重时导致误触发。对于GT接口，反射表现为回波损耗恶化，影响眼图张开度。

串扰：相邻走线之间的电磁耦合。在DDR地址/命令总线上，串扰可能导致建立/保持时间余量减小；在高速差分对之间，串扰表现为共模噪声和抖动增加。

损耗：PCB材料的介质损耗和导体损耗随频率升高而增大。对于25Gbps以上的GT通道，如果使用普通FR-4材料，通道损耗可能超过协议允许的预算，必须改用低损耗材料或增加均衡。

电源噪声与地弹：Versal的I/O bank和GT bank对电源质量敏感。同时开关输出（SSO）会在电源分配网络（PDN）上产生噪声，地弹会改变参考电平，导致误判。

四、从架构到板级设计的映射关系

理解Versal架构与板级接口的映射关系，可以用一个简单的判断链来组织：

• 接口属于哪个域？ PS侧接口引脚固定，PL侧接口可分配，GT接口位置由Quad决定。
• 数据经过NoC吗？ 如果数据从PL到DDR或从PCIe到PL，必须经过NoC，带宽和延迟受NoC配置影响。
• 板级路径有多长？ 从封装引脚到对端器件的走线长度、过孔数量、连接器类型决定损耗和反射程度。
• 速率和协议允许的余量是多少？ 查协议规范得到眼图模板、抖动容限和损耗预算，再与板级仿真结果对比。

以PCIe Gen4 x8为例，Versal的PCIe硬核位于PS侧或PL侧（取决于器件型号），通道通过GTY收发器引出。板级设计需要保证每对差分线的插入损耗在4GHz处不超过协议规定的预算（通常约20~28dB，取决于材料和长度），同时控制过孔残桩和连接器阻抗突变。如果使用标准FR-4板材，走线长度通常需要控制在几英寸以内；如果走线较长，则需要改用低损耗板材或增加Redriver/Retimer。

五、学习本课程的基本约定

本课程后续章节涉及大量方向、正负号和参照系描述。为避免混淆，先做如下约定：

• 信号传播方向统一按“从Versal器件引脚出发，经PCB走线到对端器件”描述，除非特别说明。
• 电压和电流的正方向按常规电路理论定义，即电压以地为参考，电流从高电位流向低电位。
• 眼图张开度、抖动、损耗等参数均以协议规范或仿真工具默认定义为准，不另设参照。
• 所有示例参数均为教学假设值，用于说明计算和判断方法，不代表任何具体器件的实测数据。

掌握Versal架构与板级接口的对应关系，是后续进行引脚规划、SI仿真和调试的基础。下一阶段将从具体的DDR接口开始，逐步展开每一类接口的设计方法和验证手段。